本發明公開一種多層式芯片內置電感結構，包括：設置于一金屬層間介電層上的一絕緣重布線層以及依一對稱軸相互對稱設置于金屬層間介電層及絕緣重布線層內的一第一繞線部及一第二繞線部。第一繞線部及一第二繞線部各自包括由內而外同心排列的一第一半圈型堆疊層及一第二半圈型堆疊層。第一半圈型堆疊層及第二半圈型堆疊層各自包括：位于絕緣重布線層內一第一走線層以及位于金屬層間介電層內且對應形成于第一走線層下方的一第二走線層。一第一狹縫開口貫穿第二走線層，且沿第二走線層的長度延伸方向延伸。

技術領域

本發明涉及一種半導體結構，特別是涉及一種垂直堆疊的多層式芯片內置電感(on-chip?inductor)結構。

背景技術

許多數字及模擬部件及電路已成功地運用于半導體集成電路。上述部件包含了被動(無源)元件，例如電阻、電容或電感等。典型的半導體集成電路包含一硅基底。一層以上的介電層設置于基底上，且一層以上的金屬層設置于介電層中。這些金屬層可通過現行的半導體制作工藝技術而形成芯片內置部件，例如，芯片內置電感元件。

在通訊系統的快速發展下，系統芯片通常具有射頻電路及數字或基頻電路。由于射頻電路在系統芯片的設計準則中，射頻電路包括厚線路層而具有較高制造成本，因此整個芯片設計一般是采用制造成本較低的數字或基頻電路的制作工藝。但是，相較于采用射頻電路的設計準則的電感元件，采用數字或基頻電路的設計準則的系統芯片中的電感元件的線圈厚度較薄而會有品質因素(quality?factor/Q?value)降低的問題。

由于芯片內置電感結構的品質因素會影響集成電路的效能，因此有必要尋求一種新的電感元件結構，其可增加電感元件的品質因素。

發明內容

在一些實施例中，提供一種多層式芯片內置電感結構，包括：一絕緣重布線層，設置于一金屬層間介電層上；以及一第一繞線部及一第二繞線部，依一對稱軸相互對稱設置于金屬層間介電層及絕緣重布線層內，且各自包括由內而外同心排列的一第一半圈型堆疊層及一第二半圈型堆疊層。第一半圈型堆疊層及第二半圈型堆疊層各自包括：一第一走線層，位于絕緣重布線層內；以及一第二走線層，位于金屬層間介電層內，且對應于第一走線層。一第一狹縫開口貫穿第二走線層，且沿第二走線層的長度延伸方向延伸。

在一些實施例中，提供一種多層式芯片內置電感結構，包括：一絕緣重布線層，設置于一金屬層間介電層上；以及一第一繞線部及一第二繞線部，依一對稱軸相互對稱設置于金屬層間介電層及絕緣重布線層內，且各自包括由內而外同心排列的一第一半圈型堆疊層及一第二半圈型堆疊層。第一半圈型堆疊層及第二半圈型堆疊層各自包括：一第一走線層，位于絕緣重布線層內；一第二走線層，位于金屬層間介電層內，且對應形成于第一走線層下方；以及一第三走線層，位于金屬層間介電層內，且對應形成于第二走線層下方。一第一狹縫開口貫穿第二走線層，且沿第二走線層的長度延伸方向延伸。一第二狹縫開口貫穿第三走線層，且對應形成于第一狹縫開口下方。

在一些實施例中，提供一種多層式芯片內置電感結構，包括：一絕緣重布線層，設置于一金屬層間介電層上；以及一第一繞線部及一第二繞線部，依一對稱軸相互對稱設置，且各自包括由內而外同心排列的一第一半圈型堆疊層及一第二半圈型堆疊層。第一半圈型堆疊層及第二半圈型堆疊層各自包括：一第一走線層，位于絕緣重布線層內；一第二走線層，位于金屬層間介電層內，且對應形成于第一走線層下方；以及一第三走線層，位于金屬層間介電層內，且對應形成于第二走線層下方。一第一狹縫開口貫穿第二走線層，且沿第二走線層的長度延伸方向延伸。一第二狹縫開口貫穿第三走線層且對應形成于第一狹縫開口下方。一第三狹縫開口及一第四狹縫開口貫穿第三走線層且沿第二狹縫開口的長度延伸方向延伸。

在一些實施例中，提供一種多層式芯片內置電感結構，包括：一絕緣重布線層，設置于一金屬層間介電層上；一第一螺旋走線層，設置于絕緣重布線層內；以及一第二螺旋走線層，位于金屬層間介電層內，且對應于第一螺旋走線層，其中金屬層間介電層具有一分離區以將第二螺旋走線層分成多個線段，且其中多個第一狹縫開口對應貫穿這些線段，且每一第一狹縫開口沿一對應的線段的長度延伸方向延伸。