[發明專利]多層式芯片內置電感結構有效
| 申請號： | 202110202951.7 | 申請日： | 2021-02-23 |
| 公開（公告）號： | CN113013139B | 公開（公告）日： | 2023-09-29 |
| 發明（設計）人： | 李勝源 | 申請（專利權）人： | 威鋒電子股份有限公司 |
| 主分類號： | H01L23/522 | 分類號： | H01L23/522;H01L23/528 |
| 代理公司： | 北京市柳沈律師事務所 11105 | 代理人： | 陳小雯 |
| 地址： | 中國臺*** | 國省代碼： | 暫無信息 |
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| 摘要： | |||
| 搜索關鍵詞： | 多層 芯片 內置 電感 結構 | ||
1.一種多層式芯片內置電感結構，其特征在于，包括：
絕緣重布線層，設置于金屬層間介電層上；以及
第一繞線部及第二繞線部，依一對稱軸相互對稱設置于該金屬層間介電層及該絕緣重布線層內，且各自包括由內而外同心排列的第一半圈型堆疊層及第二半圈型堆疊層，且該第一半圈型堆疊層及該第二半圈型堆疊層各自包括：
第一走線層，位于該絕緣重布線層內；以及
第二走線層，位于該金屬層間介電層內，且對應于該第一走線層，其中第一狹縫開口貫穿該第二走線層，且沿該第二走線層的長度延伸方向延伸。
2.如權利要求1所述的多層式芯片內置電感結構，其中該第一半圈型堆疊層及該第二半圈型堆疊層各自還包括：
多個導電插塞，位于該第一走線層與該第二走線層之間，使該第一走線層電連接該第二走線層。
3.如權利要求1所述的多層式芯片內置電感結構，還包括：
連接層對，設置于該第一繞線部與該第二繞線部之間，包括：
上跨接層，連接該第一繞線部的該第二半圈型堆疊層的該第一走線層與該第二繞線部的該第一半圈型堆疊層的該第一走線層；以及
下跨接層，連接該第一繞線部的該第一半圈型堆疊層的該第二走線層與該第二繞線部的該第二半圈型堆疊層的該第二走線層，其中第二狹縫開口貫穿該下跨接層，且沿該下跨接層的長度延伸方向延伸。
4.如權利要求3所述的多層式芯片內置電感結構，其中該第二狹縫開口連接該第一繞線部的該第一半圈型堆疊層的該第二走線層內的該第一狹縫開口與該第二繞線部的該第二半圈型堆疊層的該第二走線層內的該第一狹縫開口。
5.如權利要求3所述的多層式芯片內置電感結構，還包括第三狹縫開口貫穿該第二走線層，且沿該第一狹縫開口的長度延伸方向延伸。
6.如權利要求5所述的多層式芯片內置電感結構，還包括第四狹縫開口貫穿該下跨接層，且沿該第二狹縫開口的長度延伸方向延伸。
7.如權利要求6所述的多層式芯片內置電感結構，其中該第四狹縫開口連接該第一繞線部的該第一半圈型堆疊層的該第二走線層內的該第三狹縫開口與該第二繞線部的該第二半圈型堆疊層的該第二走線層內的該第三狹縫開口。
8.如權利要求1所述的多層式芯片內置電感結構，其中該第一繞線部的該第二半圈型堆疊層的該第二走線層的兩端點各自與其內的該第一狹縫開口的兩對應端點相隔一距離。
9.如權利要求1所述的多層式芯片內置電感結構，其中該第二繞線部的該第二半圈型堆疊層的該第二走線層的端點與其內的該第一狹縫開口的對應端點相隔一距離，且其中該第二繞線部的該第一半圈型堆疊層的該第二走線層的端點與其內的該第一狹縫開口的對應端點相隔一距離。
10.如權利要求1所述的多層式芯片內置電感結構，其中該第一走線層及該第二走線層各自具有內側邊緣及外側邊緣，且其中該第一走線層的該內側邊緣對準該第二走線層的該內側邊緣，且該第一走線層的該外側邊緣對準該第二走線層的該外側邊緣。
11.一種多層式芯片內置電感結構，其特征在于，包括：
絕緣重布線層，設置于金屬層間介電層上；以及
第一繞線部及第二繞線部，依一對稱軸相互對稱設置于該金屬層間介電層及該絕緣重布線層內，且各自包括由內而外同心排列的第一半圈型堆疊層及第二半圈型堆疊層，且該第一半圈型堆疊層及該第二半圈型堆疊層各自包括：
第一走線層，位于該絕緣重布線層內；
第二走線層，位于該金屬層間介電層內，且對應形成于該第一走線層下方，其中第一狹縫開口貫穿該第二走線層，且沿該第二走線層的長度延伸方向延伸；以及
第三走線層，位于該金屬層間介電層內，且對應形成于該第二走線層下方，其中第二狹縫開口貫穿該第三走線層，且對應形成于該第一狹縫開口下方。
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