一種裝置結(jié)構(gòu)包括第一電子結(jié)構(gòu)和多個(gè)第一電接點(diǎn)。所述第一電子結(jié)構(gòu)具有表面和中心。所述第一電接點(diǎn)顯露于所述表面。所述第一電接點(diǎn)以隨著距所述中心的距離增加而增加的間距間隔開。

技術(shù)領(lǐng)域

本公開涉及一種裝置結(jié)構(gòu)，且涉及一種包括多個(gè)電接點(diǎn)的裝置結(jié)構(gòu)。

背景技術(shù)

在芯片最后工序(chip last process)中，半導(dǎo)體裸片(semiconductor die)可通過多個(gè)銅柱凸塊(copper-pillar bumps)電連接重布層(redistribution layer；RDL)的多個(gè)襯墊(pads)。由于重布層的熱膨脹系數(shù)(coefficient of thermal expansion；CTE)大于半導(dǎo)體裸片的CTE，所以RDL的外圍襯墊(peripheral pads)在焊料回焊工序(solderreflow process)中的熱膨脹會(huì)相對于中心襯墊(central pads)產(chǎn)生大的向外位移(outward displacement)，從而導(dǎo)致RDL的襯墊與銅柱凸塊之間未對準(zhǔn)(misalignment)。所述未對準(zhǔn)可能導(dǎo)致銅柱凸塊在可靠性測試(reliability test)期間斷裂(crack)。在最壞的情況下，半導(dǎo)體裸片的一些銅柱凸塊可能未接合到RDL的預(yù)定襯墊(predeterminedpads)。

發(fā)明內(nèi)容

在一些實(shí)施例中，一種裝置結(jié)構(gòu)包括第一電子結(jié)構(gòu)和多個(gè)第一電接點(diǎn)。第一電子結(jié)構(gòu)具有表面和中心。第一電接點(diǎn)顯露于表面。第一電接點(diǎn)以隨著距中心的距離增加而增加的間距間隔開。

在一些實(shí)施例中，一種裝置結(jié)構(gòu)包括第一電子結(jié)構(gòu)和多個(gè)第一電接點(diǎn)。第一電子結(jié)構(gòu)具有表面和中心。第一電接點(diǎn)顯露于表面。第一電接點(diǎn)中的每一個(gè)具有沿其長軸的最大長度。長軸延伸穿過中心。最大長度隨著距中心的距離增加而增加。

在一些實(shí)施例中，一種裝置結(jié)構(gòu)包括第一電子結(jié)構(gòu)、多個(gè)第一電接點(diǎn)以及至少一個(gè)對準(zhǔn)標(biāo)記。第一電子結(jié)構(gòu)具有表面和中心。第一電接點(diǎn)顯露于表面。對準(zhǔn)標(biāo)記設(shè)置為鄰近第一電接點(diǎn)中的至少一個(gè)。對準(zhǔn)標(biāo)記設(shè)置在延伸穿過第一電子結(jié)構(gòu)的中心的軸線上。

附圖說明

當(dāng)結(jié)合附圖閱讀時(shí)，可從以下具體實(shí)施方式容易地理解本公開的一些實(shí)施例的各方面。應(yīng)注意，各種結(jié)構(gòu)可能未按比例繪制，且各種結(jié)構(gòu)的尺寸可出于論述的清楚起見而任意增大或減小。

圖1顯示本公開的一些實(shí)施例的裝置結(jié)構(gòu)的立體圖。

圖2顯示圖1的俯視圖。

圖3顯示圖1的剖視圖。

圖4顯示本公開的一些實(shí)施例的裝置結(jié)構(gòu)的俯視圖。

圖5顯示本公開的一些實(shí)施例的裝置結(jié)構(gòu)的分解視圖。

圖6顯示圖5的組合圖。

圖7顯示圖6的俯視圖。

圖8顯示圖6的剖視圖。

圖9顯示在焊料回焊工序期間圖6的剖視圖。

圖10顯示在焊料回焊工序之后圖6的剖視圖。

圖11顯示本公開的一些實(shí)施例的裝置結(jié)構(gòu)的立體圖。

圖12顯示圖11的俯視圖。

圖13顯示圖11的剖視圖。

圖14顯示本公開的一些實(shí)施例的裝置結(jié)構(gòu)的分解視圖。

圖15顯示圖14的組合圖。

圖16顯示圖15的俯視圖。

圖17顯示圖15的剖視圖。

圖18顯示在焊料回焊工序期間圖15的剖視圖。