本發明涉及一種實用的邏輯驗證架構級FPGA布線器的構建方法，步驟S1：生成每個線網的布線拓撲：首先對線網進行布線拓撲，在TDM比例未分配前，對于每個線網，其所包含的FPGA在該階段被連接在一起，用以線網的連通性；步驟S2：進行TDM比例分配：根據每個線網組的時延情況的不同，為每個線網的每條邊分配TDM比例；步驟S3：進行系統時延優化：通過迭代的方式，不斷地將具有較大TDM比例的線網組進行，當滿足迭代終止的條件時，整個布線器的處理過程結束。本發明能夠通過降低相應的系統延遲來提高芯片性能。

技術領域

本發明涉及集成電路計算機輔助設計相關技術領域，特別是一種實用的邏輯驗證架構級FPGA布線器的構建方法。

背景技術

隨著技術節點的發展，邏輯驗證成為一個非常耗時的階段。在SoC設計過程中，據估計，一個專用集成電路(ASIC)設計的60％到 80％的時間用于執行驗證。軟件邏輯仿真、硬件仿真和FPGA原型方法是邏輯驗證的三種方法。軟件邏輯仿真花費大量的運行時間來仿真每個邏輯門。硬件仿真需要大量的成本來實現。由于FPGA原型設計方法可以在運行時間和成本之間實現良好的平衡，使得這種方法在工業上得到了廣泛的應用，使得邏輯驗證成本更低、速度更快。對于一個原型系統，很難在一個FPGA中進行設計。因此，將多個FPGA連接在一起，構成一個完整的系統。

為了設計一個多FPGA原型系統，首先將一個完整的電路劃分為多個子電路，使每個子電路都能容納一個FPGA。其次，每個子電路放置在一個不同的FPGA在板上。最后，在考慮系統性能和布線資源的基礎上進行FPGA間布線。由于FPGA間信號的數量通常超過I/O引腳的數量，因此提出了一種TDM(timing division multiplexing，TDM)技術，以不同的時間在同一線路傳輸不同的信號。然而，信號多路復用延長了FPGA間的信號延遲。

信號復用比(TDM比)可以用來測量系統時延。在整個設計流程中，TDM比率通常是經過FPGA間布線之后確定的。常用的信號復用比優化方法是基于整數線性規劃(ILP)的方法，然而，已有的信號復用比優化方法的TDM比通常是任意整數，這與實際問題存在著差距。也有很多方法對時分復用技術進行優化，但是很難在適當的運行時間內得到好的解決方案。

隨著VLSI電路規模的快速增長，多FPGA原型系統廣泛應用于邏輯驗證中。然而，由于FPGA之間的連接數量有限，原型系統的可布線性受到了極大的限制。因此，時分多路復用(TDM)技術被提出來提高原型系統的可用性，但它導致了系統延遲的急劇增加。所以如何降低相應的系統延遲來提高芯片性能變成了急需解決的問題。

發明內容

有鑒于此，本發明的目的是提供一種實用的邏輯驗證架構級FPGA 布線器的構建方法，能夠通過降低相應的系統延遲來提高芯片性能。

本發明采用以下方案實現：一種實用的邏輯驗證架構級FPGA布線器的構建方法，包括以下步驟：

步驟S1：生成每個線網的布線拓撲：首先對線網進行布線拓撲，在TDM比例未分配前，對于每個線網，其所包含的FPGA在該階段被連接在一起或并行各線網的布線，用以線網的連通性；

步驟S2：進行TDM比例分配：根據每個線網組的時延情況的不同，為每個線網的每條邊分配TDM比例或并行分配TDM比例；

步驟S3：對進行布線的多FPGA原型系統時延進行優化：通過迭代的方式，不斷地將具有較大TDM比例的線網組進行并行化優化當滿足迭代終止的條件時，整個布線器的處理過程結束。

進一步地，所述步驟S1具體包括以下步驟：

步驟S11：所有線網按照一定的優先級進行排序；

步驟S12：根據由FPGA集合、FPGA連接對和線網組構成的數據集，基于其中的輸入數據中的FPGA連接對集合和FPGA集合建立當前線網的布線圖，標記出需要連接的FPGA，并標記出每個FPGA連接對的代價；