[發(fā)明專利]錯誤檢測在審
| 申請?zhí)枺?/td> | 202010916167.8 | 申請日: | 2020-09-03 |
| 公開(公告)號: | CN112445639A | 公開(公告)日: | 2021-03-05 |
| 發(fā)明(設(shè)計)人: | F·羅曼;M·利薩特;P·阿努爾 | 申請(專利權(quán))人: | 意法半導(dǎo)體(魯塞)公司;意法半導(dǎo)體(ALPS)有限公司 |
| 主分類號: | G06F11/07 | 分類號: | G06F11/07;G06F11/10 |
| 代理公司: | 北京市金杜律師事務(wù)所 11256 | 代理人: | 董莘 |
| 地址: | 法國*** | 國省代碼: | 暫無信息 |
| 權(quán)利要求書: | 查看更多 | 說明書: | 查看更多 |
| 摘要: | |||
| 搜索關(guān)鍵詞: | 錯誤 檢測 | ||
本公開的實施例涉及錯誤檢測。通過將表示數(shù)據(jù)和糾錯碼或檢錯碼的二進(jìn)制字劃分成第一部分和第二部分,而將數(shù)據(jù)寫入存儲器。第一部分被寫入第一存儲器電路中的邏輯地址。第二部分被寫入第二存儲器電路中的邏輯地址。糾錯碼或檢錯碼取決于數(shù)據(jù)和邏輯地址。
本申請要求于2019年9月4日提交的編號為1909723的法國專利申請的優(yōu)先權(quán)權(quán)益,其全部內(nèi)容在法律允許的最大范圍內(nèi)通過引用的方式并入于此。
技術(shù)領(lǐng)域
本公開總體上涉及電子系統(tǒng)和電路,并且更具體地,涉及包括存儲器的電子系統(tǒng)和電路。本公開還更具體地涉及在這些存儲器中的數(shù)據(jù)的讀取和寫入,并且更具體地,涉及在數(shù)據(jù)的讀取和寫入期間的錯誤的檢測。
背景技術(shù)
在系統(tǒng)或電子電路的操作期間,數(shù)據(jù)管理通常需要使用一個或數(shù)個存儲器。例如,在被使用之前或之后,操作數(shù)據(jù)被寫入到這些存儲器中和/或從這些存儲器中被讀取。
在存儲器中的數(shù)據(jù)的讀取和/或?qū)懭肫陂g會遇到許多錯誤或故障。例如,讀取錯誤可以包括在不正確的地址讀取數(shù)據(jù)。寫入錯誤可以包括在不正確的地址寫入數(shù)據(jù)。這些錯誤可以是偶然的或故意的。例如,故意的錯誤可以是通過由例如攻擊者實施的故障注入方法所產(chǎn)生的錯誤,其目的是改變電子系統(tǒng)的操作。
期望的是能夠至少部分地改善用于在存儲器中讀取和/或?qū)懭霐?shù)據(jù)的方法的某些方面,并且更具體地,期望能夠改善用于檢測在存儲器中讀取和/或?qū)懭霐?shù)據(jù)時的錯誤的方法的某些方面。
存在用于在存儲器中讀取和/或?qū)懭霐?shù)據(jù)的更可靠的方法的需要。
存在用于檢測在存儲器中讀取和/或?qū)懭霐?shù)據(jù)時的錯誤的更好的執(zhí)行方法的需要。
存在用于檢測在讀取和/或?qū)懭霑r的錯誤的方法的需要,該方法被配置為檢測數(shù)據(jù)被寫入不正確的地址的錯誤。
發(fā)明內(nèi)容
一個實施例解決了用于在存儲器中寫入數(shù)據(jù)的已知方法的全部或一些缺點。
一個實施例解決了用于讀取在存儲器中的數(shù)據(jù)的已知方法的全部或一些缺點。
一個實施例解決了用于檢測在存儲器中讀取和/或?qū)懭霑r的錯誤的已知方法的全部或一些缺點。
一個實施例提供了一種用于在存儲器中寫入數(shù)據(jù)的方法,其中:表示所述數(shù)據(jù)和糾錯碼或檢錯碼的二進(jìn)制字被至少劃分成第一部分和第二部分;以及所述第一部分被寫入在第一存儲器電路中的邏輯地址處;并且所述第二部分被寫入在第二存儲器電路中的所述邏輯地址處,第二存儲器電路被配置為存儲與所述第一存儲器電路所存儲的二進(jìn)制字一樣多的二進(jìn)制字,所述糾錯碼或檢錯碼取決于所述數(shù)據(jù)和所述地址。
根據(jù)一個實施例,所述第一部分和所述第二部分尺寸相等。
根據(jù)一個實施例,二進(jìn)制字是所述數(shù)據(jù)和所述糾錯碼或檢錯碼的級聯(lián)。
根據(jù)一個實施例,所述數(shù)據(jù)和所述地址由單個第一處理器提供。
根據(jù)一個實施例,所述數(shù)據(jù)和所述地址由至少一個第二處理器和第三處理器提供。
根據(jù)一個實施例,將由第二處理器提供的所述數(shù)據(jù)與由第三處理器提供的所述數(shù)據(jù)進(jìn)行比較,并且將由第二處理器提供的所述地址與由第三處理器提供的所述地址進(jìn)行比較。
根據(jù)一個實施例,第二處理器將所述地址提供給至少兩個所述存儲器電路中的一個存儲器電路,并且第三處理器將所述地址提供給至少兩個所述存儲器電路中的另一個存儲器電路。
根據(jù)一個實施例,第二處理器將所述地址提供給至少兩個所述存儲器電路。
根據(jù)一個實施例,所述第一存儲器電路和所述第二存儲器電路尺寸相同。
該專利技術(shù)資料僅供研究查看技術(shù)是否侵權(quán)等信息,商用須獲得專利權(quán)人授權(quán)。該專利全部權(quán)利屬于意法半導(dǎo)體(魯塞)公司;意法半導(dǎo)體(ALPS)有限公司,未經(jīng)意法半導(dǎo)體(魯塞)公司;意法半導(dǎo)體(ALPS)有限公司許可,擅自商用是侵權(quán)行為。如果您想購買此專利、獲得商業(yè)授權(quán)和技術(shù)合作,請聯(lián)系【客服】
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