[發(fā)明專利]一種延時電路及基于fpga鎖相環(huán)的延時方法在審
| 申請?zhí)枺?/td> | 202010778277.2 | 申請日： | 2020-08-05 |
| 公開（公告）號： | CN111953321A | 公開（公告）日： | 2020-11-17 |
| 發(fā)明（設(shè)計）人： | 梁勖;王晨;林穎 | 申請（專利權(quán)）人： | 中國科學(xué)院合肥物質(zhì)科學(xué)研究院 |
| 主分類號： | H03K3/356 | 分類號： | H03K3/356 |
| 代理公司： | 合肥和瑞知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 34118 | 代理人： | 王挺 |
| 地址： | 230031 安徽省合肥*** | 國省代碼： | 安徽;34 |
| 權(quán)利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 一種 延時 電路 基于 fpga 鎖相環(huán) 方法 | ||
1.一種延時電路，其特征在于：所述延時電路包括第一延時單元(1)和第二延時單元(2)，所述第一延時單元(1)的輸出端與第二延時單元(2)的輸入端電連接；
所述第一延時單元(1)用于產(chǎn)生時鐘脈沖周期整數(shù)倍的延時信號；所述第二延時單元(2)用于將第一延時單元(1)輸出的延時信號再延時小于時鐘脈沖周期的延時信號。
2.如權(quán)利要求1所述的延時電路，其特征在于：所述第一延時單元(1)包括第一D觸發(fā)器(D1)和第一計數(shù)器(C1)，所述第一D觸發(fā)器(D1)的時鐘端為信號輸入端，所述第一D觸發(fā)器(D1)的輸出端與第一計數(shù)器(C1)的復(fù)位端電連接，所述第一計數(shù)器(C1)的輸出端與第二延時單元(2)的輸入端電連接；
所述第一計數(shù)器(C1)的時鐘端與時鐘脈沖發(fā)生器電連接。
3.如權(quán)利要求2所述的延時電路，其特征在于：所述第二延時單元(2)包括第二D觸發(fā)器(D2)和第三D觸發(fā)器(D3)，所述第一計數(shù)器(C1)的輸出端與第二D觸發(fā)器(D2)的輸入端電連接，所述第二D觸發(fā)器(D2)的輸出端與第三D觸發(fā)器(D3)的時鐘端電連接；
所述第二D觸發(fā)器(D2)的時鐘端與時鐘脈沖發(fā)生器電連接；
所述第三D觸發(fā)器(D3)的輸出端用于輸出延時信號。
4.如權(quán)利要求3所述的延時電路，其特征在于：所述延時電路還包括用于調(diào)節(jié)延時信號脈沖寬度的脈沖寬度調(diào)節(jié)單元(3)，所述第三D觸發(fā)器(D3)的輸出端與脈沖寬度調(diào)節(jié)單元(3)的輸入端電連接，所述脈沖寬度調(diào)節(jié)單元(3)的輸出端與第一D觸發(fā)器(D1)的復(fù)位端、第三D觸發(fā)器(D3)的復(fù)位端電連接。
5.如權(quán)利要求4所述的延時電路，其特征在于：所述脈沖寬度調(diào)節(jié)單元(3)包括第四D觸發(fā)器(D4)、第二計數(shù)器(C2)和反相器(31)，所述第三D觸發(fā)器(D3)的輸出端與第四D觸發(fā)器(D4)的輸入端電連接，所述第四D觸發(fā)器(D4)的輸出端與第二計數(shù)器(C2)的復(fù)位端電連接，所述第二計數(shù)器(C2)的輸出端與反相器(31)的輸入端電連接，所述反相器(31)的輸出端與第一D觸發(fā)器(D1)的復(fù)位端、第三D觸發(fā)器(D3)的復(fù)位端、第四D觸發(fā)器(D4)的復(fù)位端電連接；
所述第四D觸發(fā)器(D4)的時鐘端和第二計數(shù)器(C2)的時鐘端均與時鐘脈沖發(fā)生器電連接。
6.如權(quán)利要求3或4或5所述的延時電路，其特征在于：所述第二D觸發(fā)器(D2)為單穩(wěn)態(tài)觸發(fā)器。
7.如權(quán)利要求1所述的延時電路的基于fpga鎖相環(huán)的延時方法，其特征在于，包括如下步驟：
S1，fpga向延時電路輸入信號trig_N，獲取延時時間TD之后的信號，時間TD為通過時鐘脈沖周期T和時鐘脈沖在T內(nèi)移相之后獲取的；
S2，通過fpga調(diào)節(jié)步驟S1中的延時時間TD之后的信號的脈沖寬度，獲取脈沖寬度為TW的信號trig_N+1。
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