本發(fā)明公開(kāi)了一種具有異構(gòu)處理器的眾核架構(gòu)及其數(shù)據(jù)處理方法，所述眾核架構(gòu)包括眾核陣列，所述眾核陣列包括多個(gè)計(jì)算核和至少一個(gè)與所述多個(gè)計(jì)算核功能不同的處理核，所述處理核與所述多個(gè)計(jì)算核設(shè)置同步時(shí)鐘，所述處理核與其相鄰的計(jì)算核通過(guò)核間路由進(jìn)行通信，當(dāng)前計(jì)算核的運(yùn)算數(shù)據(jù)通過(guò)核間路由從當(dāng)前計(jì)算核傳輸至至少一個(gè)與計(jì)算核功能不同的處理核進(jìn)行計(jì)算。本發(fā)明的有益效果為：在眾核陣列中增加集成FPGA的處理核、集成DSP的處理核，實(shí)現(xiàn)具有異構(gòu)處理器的眾核架構(gòu)，使眾核陣列能處理各種復(fù)雜邏輯控制和復(fù)雜科學(xué)計(jì)算，提高運(yùn)算效率，降低能耗。

技術(shù)領(lǐng)域

本發(fā)明涉及眾核架構(gòu)技術(shù)領(lǐng)域，具體而言，涉及一種具有異構(gòu)處理器的眾核架構(gòu)及其數(shù)據(jù)處理方法。

背景技術(shù)

目前AI芯片大多采用同構(gòu)式的設(shè)計(jì)，即每個(gè)處理器核的結(jié)構(gòu)是一樣的。這就使得為了控制芯片的面積和功耗而將每個(gè)處理器的功能設(shè)置的很簡(jiǎn)單，缺乏很多簡(jiǎn)單的邏輯判斷和控制機(jī)制，以至于很多新型的算法和模型得不到支持。一旦遇到復(fù)雜運(yùn)算時(shí)則需要設(shè)計(jì)專門的電路，或是通過(guò)片外CPU來(lái)處理，運(yùn)算效率低、能耗較高。

發(fā)明內(nèi)容

為解決上述問(wèn)題，本發(fā)明的目的在于提供一種具有異構(gòu)處理器的眾核架構(gòu)及其數(shù)據(jù)處理方法，在眾核陣列中增加集成FPGA的處理核、集成DSP的處理核，實(shí)現(xiàn)具有異構(gòu)處理器的眾核架構(gòu)，使眾核陣列能處理各種復(fù)雜邏輯控制和復(fù)雜科學(xué)計(jì)算，提高運(yùn)算效率，降低能耗。

本發(fā)明提供了一種具有異構(gòu)處理器的眾核架構(gòu)，包括：眾核陣列，所述眾核陣列包括多個(gè)計(jì)算核和至少一個(gè)與所述多個(gè)計(jì)算核功能不同的處理核，所述處理核與所述多個(gè)計(jì)算核設(shè)置同步時(shí)鐘，所述處理核與其相鄰的計(jì)算核通過(guò)核間路由進(jìn)行通信。

作為本發(fā)明進(jìn)一步的改進(jìn)，所述眾核陣列包括：

多個(gè)計(jì)算核；以及，

至少一個(gè)集成FPGA的處理核和/或至少一個(gè)集成DSP的處理核。

作為本發(fā)明進(jìn)一步的改進(jìn)，所述眾核陣列為二維矩陣網(wǎng)絡(luò)，至少一個(gè)集成FPGA的處理核和/或至少一個(gè)集成DSP的處理核設(shè)置于所述眾核陣列的邊角處，所述集成FPGA的處理核和/或所述集成DSP的處理核通過(guò)兩條核間路由路徑與其相鄰的兩個(gè)計(jì)算核進(jìn)行通信。

作為本發(fā)明進(jìn)一步的改進(jìn)，所述眾核陣列為二維矩陣網(wǎng)絡(luò)，至少一個(gè)集成FPGA的處理核和/或至少一個(gè)集成DSP的處理核設(shè)置于所述眾核陣列的內(nèi)部，所述集成FPGA的處理核和/或所述集成DSP的處理核通過(guò)四條核間路由路徑與其相鄰的四個(gè)計(jì)算核進(jìn)行通信。

作為本發(fā)明進(jìn)一步的改進(jìn)，所述眾核陣列為二維矩陣網(wǎng)絡(luò)，至少一個(gè)集成DSP的處理核設(shè)置于所述眾核陣列的邊角處，所述集成DSP的處理核通過(guò)兩條核間路由路徑與其相鄰的兩個(gè)計(jì)算核進(jìn)行通信，且至少一個(gè)集成FPGA的處理核設(shè)置于所述眾核陣列的內(nèi)部，所述集成FPGA的處理核通過(guò)四條核間路由路徑與其相鄰的四個(gè)計(jì)算核進(jìn)行通信。

作為本發(fā)明進(jìn)一步的改進(jìn)，所述眾核陣列為二維矩陣網(wǎng)絡(luò)，至少一個(gè)集成FPGA的處理核設(shè)置于所述眾核陣列的邊角處，所述集成FPGA的處理核通過(guò)兩條核間路由路徑與其相鄰的兩個(gè)計(jì)算核進(jìn)行通信，且至少一個(gè)集成DSP的處理核設(shè)置于所述眾核陣列的內(nèi)部，所述集成DSP的處理核四條核間路由路徑與其相鄰的四個(gè)計(jì)算核進(jìn)行通信。

作為本發(fā)明進(jìn)一步的改進(jìn)，所述集成FPGA的處理核用于處理所述計(jì)算核無(wú)法處理的運(yùn)算，進(jìn)行邏輯控制和判斷指令的處理，所述集成DSP的處理核用于處理所述計(jì)算核無(wú)法處理的運(yùn)算，進(jìn)行非定制運(yùn)算的處理。

本發(fā)明還提供了一種具有異構(gòu)處理器的眾核架構(gòu)的數(shù)據(jù)處理方法，采用所述的一種具有異構(gòu)處理器的眾核架構(gòu)，所述數(shù)據(jù)處理方法包括：當(dāng)前計(jì)算核的運(yùn)算數(shù)據(jù)通過(guò)核間路由從當(dāng)前計(jì)算核傳輸至至少一個(gè)與計(jì)算核功能不同的處理核進(jìn)行計(jì)算。

作為本發(fā)明進(jìn)一步的改進(jìn)，當(dāng)前計(jì)算核的運(yùn)算數(shù)據(jù)通過(guò)核間路由從當(dāng)前計(jì)算核傳輸至至少一個(gè)集成FPGA的處理核和/或至少一個(gè)集成DSP的處理核中進(jìn)行運(yùn)算。