本申請提供一種乘法器、芯片及電子設備，所述乘法器包括：正則有符號數編碼電路，畸形華萊士樹組電路和累加電路，所述正則有符號數編碼電路的輸出端與所述畸形華萊士樹組電路的輸入端連接，所述畸形華萊士樹組電路的輸出端與所述累加電路的輸入端連接，該乘法器能夠通過正則有符號數編碼電路對接收到的數據進行正則有符號數編碼，得到的有效部分積的數目較少，從而降低了乘法器實現乘法運算的復雜性。

技術領域

本申請涉及計算機技術領域，特別是涉及一種乘法器、裝置、芯片及電子設備。

背景技術

隨著數字電子技術的不斷發展，各類人工智能(Artificial Intelligence，AI)芯片的快速發展對于高性能數字乘法器的要求也越來越高。神經網絡算法作為智能芯片廣泛應用的算法之一，通過乘法器進行乘法運算在神經網絡算法中是一種常見的操作。

目前，乘法器是對乘數中的每三位數值作為一個編碼，并根據被乘數得到部分積，并用華萊士樹對所有部分積進行壓縮處理得到乘法運算結果。但是，傳統技術中，編碼中非零位數值的數目較多，產生的對應部分積的數目較多，導致乘法器實現乘法運算的復雜性較高。

實用新型內容

基于此，有必要針對上述技術問題，提供一種能夠減少乘法運算過程中獲取的有效部分積的數目，以降低乘法器乘法運算復雜性的乘法器、芯片及電子設備。

本申請實施例提供一種乘法器，所述乘法器包括：正則有符號數編碼電路，畸形華萊士樹組電路和累加電路，所述正則有符號數編碼電路的輸出端與所述畸形華萊士樹組電路的輸入端連接，所述畸形華萊士樹組電路的輸出端與所述累加電路的輸入端連接，其中，所述正則有符號數編碼電路包括：正則有符號數編碼子電路和部分積獲取子電路，所述正則有符號數編碼子電路的輸出端與所述部分積獲取子電路的輸入端連接；

所述正則有符號數編碼子電路用于對接收到的數據進行正則有符號數編碼處理得到目標編碼，所述部分積獲取子電路用于根據所述目標編碼得到原始部分積，并對所述原始部分積進行優化處理，得到所述目標編碼的部分積，所述畸形華萊士樹組電路用于對所述目標編碼的部分積進行累加處理得到累加運算結果，所述累加電路用于對所述累加運算結果進行加法運算。

在其中一個實施例中，所述正則有符號數編碼子電路包括：數據輸入端口和目標編碼輸出端口，所述數據輸入端口用于接收進行正則有符號數編碼處理的數據，所述目標編碼輸出端口用于輸出對接收到的所述數據進行正則有符號數編碼處理后得到的所述目標編碼。

在其中一個實施例中，所述部分積獲取子電路包括：部分積獲取單元、修正符號位擴展單元以及修正取反單元，所述部分積獲取單元的輸出端與所述修正符號位擴展單元以及所述修正取反單元的輸入端連接；其中，所述部分積獲取單元用于根據接收到的所述目標編碼得到所述原始部分積，所述修正符號位擴展單元用于對所述原始部分積進行消除符號位擴展處理，得到消除符號位擴展后的部分積，所述修正取反單元用于對所述原始部分積進行消除取反后修正處理，得到修正數值。

在其中一個實施例中，所述畸形華萊士樹組電路包括：畸形華萊士樹子電路，所述畸形華萊士樹子電路用于對所有目標編碼的部分積進行修正累加處理，得到累加運算結果。

在其中一個實施例中，所述累加電路，該累加電路包括：加法器，所述加法器用于對所述累加運算結果進行加法運算。

在其中一個實施例中，所述加法器包括：進位輸出信號輸入端口，和位輸出信號輸入端口和結果輸出端口，所述進位輸出信號輸入端口用于接收進位輸出信號，所述和位輸出信號輸入端口用于接收和位輸出信號，所述結果輸出端口用于輸出所述進位輸出信號與所述和位輸出信號進行累加處理的所述目標運算結果。