[實(shí)用新型]乘法器、裝置、芯片及電子設(shè)備有效

申請(qǐng)?zhí)枺?/td>	201921433489.6	申請(qǐng)日：	2019-08-30
公開(kāi)（公告）號(hào)：	CN210006083U	公開(kāi)（公告）日：	2020-01-31
發(fā)明（設(shè)計(jì)）人：	不公告發(fā)明人	申請(qǐng)（專利權(quán)）人：	上海寒武紀(jì)信息科技有限公司
主分類號(hào)：	G06N3/063	分類號(hào)：	G06N3/063;G06F7/523
代理公司：	11606 北京華進(jìn)京聯(lián)知識(shí)產(chǎn)權(quán)代理有限公司	代理人：	孫巖
地址：	200120 上海市浦***	國(guó)省代碼：	上海;31
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摘要：
搜索關(guān)鍵詞：	乘法器符號(hào)數(shù) 編碼電路輸入端連接電路畸形累加電路輸出端乘法運(yùn)算電子設(shè)備芯片申請(qǐng)
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【權(quán)利要求書】：

1.一種乘法器，其特征在于，所述乘法器包括：正則有符號(hào)數(shù)編碼電路、畸形華萊士樹(shù)組電路和累加電路，所述正則有符號(hào)數(shù)編碼電路的輸出端與所述畸形華萊士樹(shù)組電路的輸入端連接，所述畸形華萊士樹(shù)組電路的輸出端與所述累加電路的輸入端連接，其中，所述正則有符號(hào)數(shù)編碼電路包括：正則有符號(hào)數(shù)編碼子電路和部分積獲取子電路，所述正則有符號(hào)數(shù)編碼子電路的輸出端與所述部分積獲取子電路的輸入端連接；

所述正則有符號(hào)數(shù)編碼子電路用于對(duì)接收到的數(shù)據(jù)進(jìn)行正則有符號(hào)數(shù)編碼處理得到目標(biāo)編碼，所述部分積獲取子電路用于根據(jù)所述目標(biāo)編碼得到原始部分積，并對(duì)所述原始部分積進(jìn)行優(yōu)化處理，得到所述目標(biāo)編碼的部分積，所述畸形華萊士樹(shù)組電路用于對(duì)所述目標(biāo)編碼的部分積進(jìn)行累加處理得到累加運(yùn)算結(jié)果，所述累加電路用于對(duì)所述累加運(yùn)算結(jié)果進(jìn)行加法運(yùn)算。

2.根據(jù)權(quán)利要求1所述的乘法器，其特征在于，所述正則有符號(hào)數(shù)編碼子電路包括：數(shù)據(jù)輸入端口和目標(biāo)編碼輸出端口，所述數(shù)據(jù)輸入端口用于接收進(jìn)行正則有符號(hào)數(shù)編碼處理的數(shù)據(jù)，所述目標(biāo)編碼輸出端口用于輸出對(duì)接收到的所述數(shù)據(jù)進(jìn)行正則有符號(hào)數(shù)編碼處理后得到的所述目標(biāo)編碼。

3.根據(jù)權(quán)利要求1或2所述的乘法器，其特征在于，所述部分積獲取子電路包括：部分積獲取單元、修正符號(hào)位擴(kuò)展單元以及修正取反單元，所述部分積獲取單元的輸出端與所述修正符號(hào)位擴(kuò)展單元以及所述修正取反單元的輸入端連接；其中，所述部分積獲取單元用于根據(jù)接收到的所述目標(biāo)編碼得到所述原始部分積，所述修正符號(hào)位擴(kuò)展單元用于對(duì)所述原始部分積進(jìn)行消除符號(hào)位擴(kuò)展處理，得到消除符號(hào)位擴(kuò)展后的部分積，所述修正取反單元用于對(duì)所述原始部分積進(jìn)行消除取反后修正處理，得到修正數(shù)值。

4.根據(jù)權(quán)利要求1所述的乘法器，其特征在于，所述畸形華萊士樹(shù)組電路包括：畸形華萊士樹(shù)子電路，所述畸形華萊士樹(shù)子電路用于對(duì)所有目標(biāo)編碼的部分積進(jìn)行修正累加處理，得到累加運(yùn)算結(jié)果。

5.根據(jù)權(quán)利要求1所述的乘法器，其特征在于，所述累加電路，該累加電路包括：加法器，所述加法器用于對(duì)所述累加運(yùn)算結(jié)果進(jìn)行加法運(yùn)算。

6.一種機(jī)器學(xué)習(xí)運(yùn)算裝置，其特征在于，所述機(jī)器學(xué)習(xí)運(yùn)算裝置包括一個(gè)或多個(gè)如權(quán)利要求1-5任一項(xiàng)所述的乘法器，用于從其它處理裝置中獲取待運(yùn)算輸入數(shù)據(jù)和控制信息，并執(zhí)行指定的機(jī)器學(xué)習(xí)運(yùn)算，將執(zhí)行結(jié)果通過(guò)I/O接口傳遞給其它處理裝置；

當(dāng)所述機(jī)器學(xué)習(xí)運(yùn)算裝置包含多個(gè)所述乘法器時(shí)，多個(gè)所述乘法器間通過(guò)預(yù)設(shè)特定結(jié)構(gòu)進(jìn)行連接并傳輸數(shù)據(jù)；

其中，多個(gè)所述乘法器通過(guò)PCIE總線進(jìn)行互聯(lián)并傳輸數(shù)據(jù)，以支持更大規(guī)模的機(jī)器學(xué)習(xí)的運(yùn)算；多個(gè)所述乘法器共享同一控制系統(tǒng)或擁有各自的控制系統(tǒng)；多個(gè)所述乘法器共享內(nèi)存或者擁有各自的內(nèi)存；多個(gè)所述乘法器的互聯(lián)方式是任意互聯(lián)拓?fù)洹?/p>

7.一種組合處理裝置，其特征在于，所述組合處理裝置包括如權(quán)利要求6所述的機(jī)器學(xué)習(xí)運(yùn)算裝置，通用互聯(lián)接口和其它處理裝置；

所述機(jī)器學(xué)習(xí)運(yùn)算裝置與所述其它處理裝置進(jìn)行交互，共同完成用戶指定的計(jì)算操作。

8.根據(jù)權(quán)利要求7所述的組合處理裝置，其特征在于，還包括：存儲(chǔ)裝置，該存儲(chǔ)裝置分別與所述機(jī)器學(xué)習(xí)運(yùn)算裝置和所述其它處理裝置連接，用于保存所述機(jī)器學(xué)習(xí)運(yùn)算裝置和所述其它處理裝置的數(shù)據(jù)。

9.一種神經(jīng)網(wǎng)絡(luò)芯片，其特征在于，所述神經(jīng)網(wǎng)絡(luò)芯片包括如權(quán)利要求6所述的機(jī)器學(xué)習(xí)運(yùn)算裝置或如權(quán)利要求7所述的組合處理裝置或如權(quán)利要求8所述的組合處理裝置。

10.一種電子設(shè)備，其特征在于，所述電子設(shè)備包括如所述權(quán)利要求9所述的芯片。

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