本公開提供了一種芯片和電子裝置。該芯片包括存儲模塊、引腳、控制模塊、第一連線和第二連線。存儲模塊包括第一存儲陣列組和第二存儲陣列組，第一存儲陣列組和第二存儲陣列組分別包括多個存儲陣列；引腳位于第一存儲陣列組遠離第二存儲陣列組的側面；控制模塊位于第一存儲陣列組與第二存儲陣列組之間；第一連線連接引腳與控制模塊；以及第二連線連接控制模塊與第一存儲陣列組和第二存儲陣列組；其中，第一連線的長度小于控制模塊至第二存儲陣列組遠離控制模塊一側的長度。本公開的芯片降低了第一連線引入的寄生電容。

技術領域

本申請涉及半導體領域，尤其涉及一種芯片和包括該芯片的電子裝置。

背景技術

在滿足現有封裝要求的情況下，實現高速低功耗的芯片布局，是DRAM(DynamicRandom Access Memory)設計中非常重要的一個環節。現有的部分DRAM芯片的封裝，要求芯片的引腳在芯片的一側，通常是在芯片的短邊的一側。這樣的芯片布局對芯片的性能造成不利影響。指令需要從芯片引腳的一側進入，經過譯碼后傳輸到芯片存儲陣列的一側，對存儲陣列進行操作。從存儲陣列取得的數據需要從芯片的存儲陣列一側跨過整個芯片傳輸到引腳所在的一側。這導致芯片的操作速度較慢，而且由于大量數據的長距離傳輸，芯片的功耗也比較大。

為了解決上述問題，設計者引入了一層頂層連線。這一層連線的傳輸速度較快。通過該層連線的引入，可把芯片的引腳相關電路和控制電路設置到芯片的中段，然后通過引入的快速連線實現引腳相關電路和控制電路與外部引腳的連接。這樣的布局使得通過引腳進入的指令可以快速到達芯片中部，而從存儲陣列返回的數據也只需傳輸到芯片的中部的引腳相關電路和控制電路，然后通過引入的頂層連線將數據傳送到芯片的外部引腳。這種芯片布局對傳輸速度、芯片功耗以及芯片內部的電源分布都有明顯的改善。但是，隨著芯片容量增大，頂層連線的長度增加，導致額外引入的寄生電容對高速信號的傳輸造成較大影響，甚至導致眼圖閉合。

需要說明的是，在上述背景技術部分公開的信息僅用于加強對本公開的背景的理解，因此可以包括不構成對本領域普通技術人員已知的現有技術的信息。

實用新型內容

本公開提供一種芯片和電子裝置，進而至少在一定程度上克服或改善現有技術中頂層連線寄生電容較大或傳輸速度較低的問題。

本公開的其他特性和優點將通過下面的詳細描述變得顯然，或部分地通過本公開的實踐而習得。

根據本公開的第一方面，提供一種芯片，包括：

存儲模塊，包括第一存儲陣列組和第二存儲陣列組，所述第一存儲陣列組和所述第二存儲陣列組分別包括多個存儲陣列；

引腳，位于所述第一存儲陣列組遠離所述第二存儲陣列組的一側；

控制模塊，位于所述第一存儲陣列組與所述第二存儲陣列組之間；

第一連線，連接所述引腳與所述控制模塊；以及

第二連線，連接所述控制模塊與所述第一存儲陣列組和所述第二存儲陣列組；

其中，所述第一連線的長度小于所述控制模塊至所述第二存儲陣列組遠離所述控制模塊一側的長度。

在一個實施例中，所述控制模塊包括控制電路和引腳電路。

在一個實施例中，所述第一連線包括指令地址連線和數據連線，所述第二連線包括指令地址總線和數據總線。

在一個實施例中，所述第一存儲陣列組包括的存儲陣列的數量與所述第二存儲陣列組包括的存儲陣列的數量比值為1/5至1/3。

在一個實施例中，所述第一存儲陣列組包括的存儲陣列的數量與所述第二存儲陣列組包括的存儲陣列的數量比值為1/3。

在一個實施例中，所述第一存儲陣列組包括的存儲陣列的數量與所述第二存儲陣列組包括的存儲陣列的數量比值為1/5。