本文描述的各種實(shí)施方式涉及具有第一鎖存電路的集成電路，所述第一鎖存電路具有鎖存多個(gè)輸入數(shù)據(jù)信號(hào)的多個(gè)第一鎖存器。集成電路可以包括第二鎖存電路，第二鎖存電路具有單個(gè)第二鎖存器，單個(gè)第二鎖存器接收來自多個(gè)第一鎖存器的鎖存的多個(gè)輸入數(shù)據(jù)信號(hào)，并且基于鎖存的多個(gè)輸入數(shù)據(jù)信號(hào)輸出單個(gè)鎖存數(shù)據(jù)信號(hào)。集成電路可以包括耦合在第一鎖存電路和第二鎖存電路之間的中間邏輯電路。中間邏輯電路可以從第一鎖存電路接收多個(gè)輸入數(shù)據(jù)信號(hào)并且將其組合成單個(gè)數(shù)據(jù)信號(hào)，所述單個(gè)數(shù)據(jù)信號(hào)被提供給第二鎖存電路的單個(gè)第二鎖存器，以作為單個(gè)鎖存數(shù)據(jù)信號(hào)輸出。

技術(shù)領(lǐng)域

本公開涉及一種鎖存電路，特別是涉及一種用于存儲(chǔ)器應(yīng)用的鎖存電路

背景技術(shù)

該部分旨在提供與理解本文描述的各種技術(shù)相關(guān)的信息。正如該部分的標(biāo)題所暗示的，這是對(duì)相關(guān)技術(shù)的討論，絕不意味著它是現(xiàn)有技術(shù)。通常，相關(guān)技術(shù)可以或可以不被認(rèn)為是現(xiàn)有技術(shù)。因此，應(yīng)該理解，應(yīng)該從這個(gè)角度閱讀本節(jié)中的任何陳述，而不是對(duì)現(xiàn)有技術(shù)的任何承認(rèn)。

在常規(guī)的半導(dǎo)體制造設(shè)計(jì)中，嵌入式掃描鏈可以包括掃描鏈，其中寫數(shù)據(jù)輸入、寫使能和讀數(shù)據(jù)輸出包括全掃描觸發(fā)器。這些嵌入式掃描鏈可用于異步時(shí)鐘設(shè)計(jì)，其中數(shù)據(jù)(D)和寫使能(WEN)捕獲使用寫時(shí)鐘(WCLK)，Q-out使用讀時(shí)鐘(RCLK)。這些許多信號(hào)和關(guān)聯(lián)電路可能在電路架構(gòu)上造成大面積占用。因此可能需要重新設(shè)計(jì)掃描鏈以減小集成電路的面積。

發(fā)明內(nèi)容

根據(jù)本公開的一個(gè)方面，提供了一種集成電路，包括：第一鎖存電路，具有每個(gè)數(shù)據(jù)位的多個(gè)第一鎖存器，所述多個(gè)第一鎖存器鎖存每個(gè)數(shù)據(jù)位的多個(gè)輸入數(shù)據(jù)信號(hào)；第二鎖存電路，具有每個(gè)數(shù)據(jù)位的單個(gè)第二鎖存器，所述單個(gè)第二鎖存器接收來自所述多個(gè)第一鎖存器的鎖存的多個(gè)輸入數(shù)據(jù)信號(hào)，并且基于所述鎖存的多個(gè)輸入數(shù)據(jù)信號(hào)輸出每個(gè)數(shù)據(jù)位的單個(gè)鎖存數(shù)據(jù)信號(hào)；以及中間邏輯電路，耦合在所述第一鎖存電路和所述第二鎖存電路之間，其中所述中間邏輯電路從所述第一鎖存電路接收每個(gè)數(shù)據(jù)位的多個(gè)輸入數(shù)據(jù)信號(hào)并且將其組合成單個(gè)數(shù)據(jù)信號(hào)，所述單個(gè)數(shù)據(jù)信號(hào)被提供給所述第二鎖存電路的所述每個(gè)數(shù)據(jù)位的單個(gè)第二鎖存器，以作為所述每個(gè)數(shù)據(jù)位的單個(gè)鎖存數(shù)據(jù)信號(hào)輸出。

根據(jù)本公開的另一方面，提供了一種集成電路，包括：第一鎖存電路，具有接收和鎖存輸入數(shù)據(jù)信號(hào)的第一鎖存器，其中，所述第一鎖存器以第一時(shí)鐘相位操作；第二鎖存電路，具有單個(gè)第二鎖存器，所述單個(gè)第二鎖存器接收來自所述第一鎖存器的鎖存輸入數(shù)據(jù)信號(hào)并且基于所述鎖存輸入數(shù)據(jù)信號(hào)輸出單個(gè)鎖存數(shù)據(jù)信號(hào)，其中，所述單個(gè)第二鎖存器以不同于所述第一時(shí)鐘相位的第二時(shí)鐘相位操作；以及轉(zhuǎn)換邏輯電路，耦合在所述第一鎖存電路和所述第二鎖存電路之間，其中，所述轉(zhuǎn)換邏輯電路從所述第一鎖存電路接收輸入數(shù)據(jù)信號(hào)并且將其組合成單個(gè)數(shù)據(jù)信號(hào)，所述單個(gè)數(shù)據(jù)信號(hào)被提供給所述單個(gè)第二鎖存器以作為所述單個(gè)鎖存數(shù)據(jù)信號(hào)輸出。

根據(jù)本公開的又一方面，提供了一種集成電路，包括：第一鎖存電路，鎖存多個(gè)輸入數(shù)據(jù)信號(hào)；第二鎖存電路，接收來自所述第一鎖存電路的鎖存的多個(gè)輸入數(shù)據(jù)信號(hào)，并且根據(jù)所述鎖存的多個(gè)輸入數(shù)據(jù)信號(hào)輸出單個(gè)鎖存數(shù)據(jù)信號(hào)；邏輯電路，耦合在所述第一鎖存電路和所述第二鎖存電路之間，其中，所述邏輯電路從所述第一鎖存電路接收所述多個(gè)輸入數(shù)據(jù)信號(hào)并且將其組合成單個(gè)數(shù)據(jù)信號(hào)，所述單個(gè)數(shù)據(jù)信號(hào)被提供給所述第二鎖存電路以作為所述單個(gè)鎖存數(shù)據(jù)信號(hào)輸出；以及時(shí)鐘電路，向所述第一鎖存電路和所述第二鎖存電路提供一個(gè)或多個(gè)時(shí)鐘信號(hào)，其中，所述一個(gè)或多個(gè)時(shí)鐘信號(hào)包括在掃描移位操作模式期間用作掃描移位信號(hào)的第一時(shí)鐘信號(hào)，并且其中，所述多個(gè)時(shí)鐘信號(hào)包括在輸入的掃描捕獲操作模式期間用作掃描捕獲信號(hào)的第二時(shí)鐘信號(hào)。

附圖說明

本文參考附圖描述了各種技術(shù)的實(shí)現(xiàn)。然而，應(yīng)該理解，附圖僅示出了本文描述的各種實(shí)施方式，并不意味著限制本文描述的各種技術(shù)的實(shí)施例。

圖1示出了根據(jù)本文中所描述的各種實(shí)施方式的用于存儲(chǔ)器應(yīng)用的鎖存電路的圖。