[發明專利]用于存儲器應用的鎖存電路在審
| 申請號： | 201910310926.3 | 申請日： | 2019-04-17 |
| 公開（公告）號： | CN110390968A | 公開（公告）日： | 2019-10-29 |
| 發明（設計）人： | 安迪·旺坤·陳;特瑞沙·路易斯·麥克勞林;富蘭克·大衛·弗里德里克;理查德·斯洛博德尼克;莊耀功 | 申請（專利權）人： | ARM有限公司 |
| 主分類號： | G11C7/10 | 分類號： | G11C7/10 |
| 代理公司： | 中科專利商標代理有限責任公司 11021 | 代理人： | 潘軍 |
| 地址： | 英國*** | 國省代碼： | 英國;GB |
| 權利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關鍵詞： | 鎖存電路 鎖存器 鎖存 集成電路 鎖存數據信號 數據信號 存儲器應用 信號輸出 耦合 合成 輸出 | ||
1.一種集成電路，包括：
第一鎖存電路，具有每個數據位的多個第一鎖存器，所述多個第一鎖存器鎖存每個數據位的多個輸入數據信號；
第二鎖存電路，具有每個數據位的單個第二鎖存器，所述單個第二鎖存器接收來自所述多個第一鎖存器的鎖存的多個輸入數據信號，并且基于所述鎖存的多個輸入數據信號輸出每個數據位的單個鎖存數據信號；以及
中間邏輯電路，耦合在所述第一鎖存電路和所述第二鎖存電路之間，其中所述中間邏輯電路從所述第一鎖存電路接收每個數據位的多個輸入數據信號并且將其組合成單個數據信號，所述單個數據信號被提供給所述第二鎖存電路的所述每個數據位的單個第二鎖存器，以作為所述每個數據位的單個鎖存數據信號輸出。
2.根據權利要求1所述的集成電路，其中，所述集成電路包括具有掃描鏈的靜態隨機存取存儲器(SRAM)。
3.根據權利要求1所述的集成電路，其中，所述多個第一鎖存器包括每個數據位的兩個鎖存器且以第一時鐘相位操作，且其中所述單個第二鎖存器以不同于所述第一時鐘相位的第二時鐘相位操作。
4.根據權利要求1所述的集成電路，還包括：接收所述每個數據位的多個輸入數據信號的輸入邏輯電路，所述多個輸入數據信號包括第一輸入數據信號和不同于第一輸入數據信號的第二輸入數據信號。
5.根據權利要求4所述的集成電路，其中，所述輸入邏輯電路包括每個數據位的多個邏輯門，所述多個邏輯門具有第一邏輯門和第二邏輯門，并且其中，所述第一邏輯門接收寫使能信號和掃描移位信號并且將第一數據信號提供給所述每個數據位的第一鎖存器，并且其中，所述第二邏輯門接收所述輸入數據信號和來自所述每個數據位的單個第二鎖存器的所述每個數據位的單個鎖存數據信號，并且基于所述掃描移位信號將第二數據信號提供給所述每個數據位的第一鎖存器。
6.根據權利要求5所述的集成電路，其中，所述第一邏輯門包括與門，并且其中，所述第二邏輯門包括第一多路復用器(MUX)。
7.根據權利要求1所述的集成電路，其中，所述中間邏輯電路包括每個數據位的多個邏輯門，所述多個邏輯門具有第三邏輯門和第四邏輯門。
8.根據權利要求7所述的集成電路，其中，所述第三邏輯門接收所述多個輸入數據信號，所述多個輸入數據信號具有來自所述第一鎖存器中的兩(2)個或更多個鎖存器的輸出數據信號，并且將邏輯輸出信號提供給所述第四邏輯門，并且其中，所述第四邏輯門接收具有來自所述第三邏輯門的邏輯輸出信號和功能數據信號的多個信號，并且其中，所述第四邏輯門基于測試設計(DFT)信號將所述單個數據信號提供給所述第二鎖存器中的所述單個第二鎖存器。
9.根據權利要求7所述的集成電路，其中，所述第三邏輯門包括或門，并且其中，所述第四邏輯門包括第二多路復用器(MUX)。
10.根據權利要求1所述的集成電路，還包括：具有至少一個邏輯門的輸出邏輯電路，所述至少一個邏輯門具有第五邏輯門，所述第五邏輯門從所述第二鎖存器接收一個或多個信號，所述一個或多個信號具有所述每個數據位的單個鎖存數據信號，并且其中，所述輸出邏輯電路接收更新信號，并且其中，所述輸出邏輯電路基于所述單個鎖存數據信號和所述更新信號提供一個或多個掃描輸出信號。
11.根據權利要求10所述的集成電路，其中，所述第五邏輯門包括或非門或者與非門。
12.根據權利要求1所述的集成電路，還包括：時鐘電路，所述時鐘電路向所述第一鎖存電路和所述第二鎖存電路提供多個時鐘信號，其中，所述多個時鐘信號包括在第一操作模式期間用作掃描移位信號的第一時鐘信號，并且其中，所述多個時鐘信號包括在第二操作模式期間用作掃描捕獲信號的第二時鐘信號，并且其中，在第三操作模式期間使用所述第一時鐘信號，所述第三操作模式在第一種操作模式被禁用的同時使用所述第一時鐘信號來控制數據輸出。
該專利技術資料僅供研究查看技術是否侵權等信息，商用須獲得專利權人授權。該專利全部權利屬于ARM有限公司，未經ARM有限公司許可，擅自商用是侵權行為。如果您想購買此專利、獲得商業授權和技術合作，請聯系【客服】
本文鏈接：http://www.17sss.com.cn/pat/books/201910310926.3/1.html，轉載請聲明來源鉆瓜專利網。
- 上一篇：差分式非易失性內存電路
- 下一篇：一種實現原子寫的方法和系統
