一種對復數的打包的實數和虛數分量做乘法的設備和方法。處理器包括:解碼器；第一源寄存器；第二源寄存器；以及執行電路，執行電路包括:乘法器電路，選擇第一源寄存器和第二源寄存器中的實數和虛數數據元素做乘法，以生成多個虛數乘積；加法器電路，將第一子集的多個虛數乘積相加并將第二子集的多個虛數乘積相減，以生成第一臨時結果，并將第三子集的多個虛數乘積相加并且將第四子集的多個虛數乘積相減，以生成第二臨時結果；累加電路，將第一臨時結果與來自目的地寄存器的第一數據進行組合以生成第一最終結果，并將第二臨時結果與來自目的地寄存器的第二數據進行組合以生成第二最終結果，并將第一最終結果和第二最終結果存儲回目的地寄存器中。

發明領域

本發明的實施例一般涉及計算機處理器領域。更具體地說，實施例涉及用于通過復數與復數之間共軛乘法的設備和方法。

背景技術

指令集或指令集架構（ISA）是與編程有關的計算機架構的一部分，包括原生數據類型、指令、寄存器架結構、尋址模式、存儲器架構、中斷和異常處置及外部輸入和輸出（I/O）。應注意的是，術語“指令”在本文中通常指宏指令-其是被提供到處理器以便執行的指令-- 與微指令或微操作相反-其是處理器的解碼器解碼宏指令的結果。微指令或微操作能夠配置成指示處理器上的執行單元執行操作以實現與宏指令關聯的邏輯。

ISA不同于作為用于實現指令集的一組處理器設計技術的微架構。帶有不同微架構的處理器能夠共享共用指令集。例如，Intel??Pentium 4處理器、Intel? CoreTM?處理器和來自加利福尼亞州桑尼威爾（Sunnyvale）的超微半導體有限公司（Advanced MicroDevices, Inc.）的處理器實現幾乎相同版本的x86指令集（其中已采用較新版本來加入了一些擴展），但具有不同內部設計。例如，ISA的相同寄存器架構可使用公知的技術在不同微架構中以不同方式來實現，包括專用物理寄存器、使用寄存器重命名機制（例如，使用寄存器別名表（RAT）、重新排序緩沖器（ROB）和引退寄存器堆）的一個或多個動態分配的物理寄存器。除非另有指定，否則短語寄存器架構(phrases register architecture)、寄存器堆和寄存器在本文中用于指對軟件/編程器可見的事物以及其中指令指定寄存器的方式。在要求區分的情況下，形容詞“邏輯的”、“架構的”、或“軟件可見的”將用于指示在寄存器架構中的寄存器/文件，而不同的形容詞將用于指定給定微架構中的寄存器（例如，物理寄存器、重新排序緩沖器、隱退寄存器、寄存器池）。

乘法累加（Multiply-accumulate）是常見的數字信號處理操作，其計算兩個數字的乘積，并將該乘積與累加值相加。現存單指令多數據(SIMD)微架構通過執行指令的序列來實現乘法累加操作。例如，可以采用乘法指令執行乘法累加，接著是4路加法，并且然后與目的地四字（quadword）數據做累加，以生成兩個64位飽和結果。

附圖說明

結合附圖，從下面的詳細描述中能夠獲得本發明的更好理解，其中：

圖1A和1B是圖示了根據本發明的實施例的一般矢量友好指令格式及其指令模板的框圖；

圖2A-C是圖示了根據本發明的實施例的示范性VEX指令格式的框圖；

圖3是根據本發明的一個實施例的寄存器架構的框圖；以及

圖4A是圖示了根據本發明的實施例的示范性有序取（fetch）、解碼、引退流水線和示范性寄存器重命名、亂序發布/執行流水線兩者的框圖；

圖4B是圖示了根據本發明的實施例，要包括在處理器中的有序取、解碼、引退核的示范性實施例和示范性寄存器重命名、亂序發出/執行架構核兩者的框圖；

圖5A是單個處理器核及其到管芯上互連網絡的連接的框圖；

圖5B圖示了根據本發明的實施例的圖5A中處理器核的一部分的擴展圖；