1.一種處理器，包括:

解碼器，所述解碼器用于解碼第一指令以生成解碼的指令；

第一源寄存器，所述第一源寄存器用于存儲(chǔ)第一多個(gè)打包的實(shí)數(shù)和虛數(shù)數(shù)據(jù)元素；

第二源寄存器，所述第二源寄存器用于存儲(chǔ)第二多個(gè)打包的實(shí)數(shù)和虛數(shù)數(shù)據(jù)元素；以及

執(zhí)行電路，所述執(zhí)行電路用于執(zhí)行所述解碼的指令，所述執(zhí)行電路包括:

乘法器電路，所述乘法器電路用于選擇所述第一源寄存器和第二源寄存器中的實(shí)數(shù)和虛數(shù)數(shù)據(jù)元素以做乘法，所述乘法器電路用于將所述第一源寄存器中的每個(gè)選擇的虛數(shù)數(shù)據(jù)元素與所述第二源寄存器中的選擇的實(shí)數(shù)數(shù)據(jù)元素相乘，并且用于將所述第一源寄存器中的每個(gè)選擇的實(shí)數(shù)數(shù)據(jù)元素與所述第二源寄存器中的選擇的虛數(shù)數(shù)據(jù)元素相乘，以生成多個(gè)虛數(shù)乘積，

加法器電路，所述加法器電路用于將第一子集的所述多個(gè)虛數(shù)乘積相加并且將第二子集的所述多個(gè)虛數(shù)乘積相減，以生成第一臨時(shí)結(jié)果，并且用于將第三子集的所述多個(gè)虛數(shù)乘積相加并且將第四子集的所述多個(gè)虛數(shù)乘積相減，以生成第二臨時(shí)結(jié)果，

累加電路，所述累加電路用于將所述第一臨時(shí)結(jié)果與來(lái)自目的地寄存器的第一數(shù)據(jù)進(jìn)行組合以生成第一最終結(jié)果，并且用于將所述第二臨時(shí)結(jié)果與來(lái)自所述目的地寄存器的第二數(shù)據(jù)進(jìn)行組合以生成第二最終結(jié)果，并且用于將所述第一最終結(jié)果和第二最終結(jié)果存儲(chǔ)回所述目的地寄存器中。