本發明公開了一種II型全數字鎖相環的自適應環路濾波方法，包括以下步驟：步驟1、環路濾波器參數求解；步驟2、監測頻率控制字FCW的變化；步驟3、通過觀察環路濾波器中信號的變化，估算DCO鎖定后的歸一化調諧控制字NTW_s；步驟4、完成首次環路濾波器參數切換，并進行切換參數補償；步驟5、后續非參數補償切換和后處理；本發明所述方法的優越效果是采用多組環路濾波器參數使對應帶寬越來越小并通過選擇切換時間依次更新參數，在使鎖相環快速鎖定的同時還能夠降低鎖相環帶內噪聲，進而改善鎖相環的相位噪聲。本發明能夠應用于數字射頻技術、時間同步、載波跟蹤、頻率綜合、調制解調的技術領域。

技術領域

本發明涉及一種II型全數字鎖相環的自適應環路濾波方法,屬于數字射頻、全數字鎖相環集成電路設計技術領域。

背景技術

目前，隨著電源電壓不斷降低、集成度提高所致內噪聲環境不斷惡化，在CMOS工藝下射頻電路的設計面臨著越來越嚴峻的挑戰。為了解決這一問題，美國TI公司根據在深亞微米工藝下電路數字域的時間精度要遠高于模擬域的電壓精度的特點，提出了數字射頻技術。數字射頻利用了深亞微米工藝下數字電路的優勢，采用數字的方法來實現傳統射頻電路的功能，將原來全部由射頻電路完成的功能分解成簡單的模擬部分和軟件指令字控制下的數字控制部分，盡可能多地利用高速的數字電路在時間域上表示和處理信號。全數字鎖相環(All Digital Phase Locked Loop，簡稱“ADPLL”)是實現數字射頻的關鍵模塊，在接收端它作為頻率綜合器為接收機提供一個調頻范圍很寬的本地振蕩信號；而在發射端和數控功率放大器一起構成一個通用的調制器，通過數字信號的控制能夠實現不同的數字調制信號。在這種鎖相環中幾乎所有的模塊都是數字的，有的模塊甚至能夠通過硬件描述語言進行設計并綜合出電路。ADPLL：All Digital Phase Locked Loop，全數字鎖相環，是一種應用與數字射頻中的數字域鎖相環，其數控振蕩器輸出時鐘鎖定在參數時鐘的過程中整個鎖相環完全工作在數字域中，即所有的信號都是數字信號，且各模塊的設計和構造也是按照數字系統的設計方法進行的。

DCO：Digital Controlled Osicallator，數控振動器，是通過數字信號控制輸出不同頻率信號的振動器。完整的全數字鎖相環系統由全數控振蕩器(Digital ControlledOsicallator，簡稱“DCO”)、時間－數字轉換器(Time-to-Digital Converter，簡稱“TDC”)、高速/低速數字相位累加器、數字鑒相器以及數字環路濾波器組成，TDC：Time-to-DigitalConverter，時間數字轉換器，將兩個數字時鐘的邊沿偏差轉換成數字信號的轉換器。如圖1所示，DCO所產生的輸出振蕩信號經過高速的相位累積器來計算DCO輸出信號的整數相位。而TDC測量出輸出信號和參考時鐘的分數相位差，并將其轉化為相對應的數字信號。低速相位累加器在調整后參考時鐘的控制下根據輸入數字頻率控制字進行累計，作為參考相位值。前面三項，經過數字鑒相器，即一個多輸入的加法器，得到了相位差。該誤差信號經過數字環路濾波器之后，直接控制DCO，使DCO經過一段時間后能夠輸出頻率控制字FCW所指定的振蕩頻率。當改變頻率控制字FCW，DCO就會輸出不同的頻率，從而實現頻率綜合器或頻率調制的功能。

全數字鎖相環ADPLL是一個離散的數字電路系統，用z域的模型表述。當環路帶寬小于參考頻率10倍以上時，能夠用s域的模型去近似它。下面給出了ADPLL的s域模型，如圖2所示，ADPLL的誤差傳遞函數公式：

其中N為頻率控制字FCW的具體數值，ω_n為自然角頻率，為阻尼系數，f_REF為ADPLL的參考信號的頻率，且有：

其中α和ρ是圖3環路濾波器中所標示的變量。