[發明專利]一種降低快閃存儲器比特錯誤率的方法在審

申請號：	201810030688.6	申請日：	2018-01-12
公開（公告）號：	CN108108265A	公開（公告）日：	2018-06-01
發明（設計）人：	許豪江;李庭育;魏智汎;黃中柱	申請（專利權）人：	江蘇華存電子科技有限公司
主分類號：	G06F11/10	分類號：	G06F11/10
代理公司：	暫無信息	代理人：	暫無信息
地址：	226300 江蘇***	國省代碼：	江蘇;32
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摘要：
搜索關鍵詞：	閃存芯片閃存閃存控制裝置指令控制裝置比特錯誤率快閃存儲器調整電壓讀取電壓讀取指令相鄰頁面總線連接耦合效應比特率抹除寫入
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【權利要求書】：

1.一種降低快閃存儲器比特錯誤率的方法，其特征在于：包括閃存控制裝置（1）和多個閃存芯片，所述閃存控制裝置（1）通過總線連接多個閃存芯片，所述閃存控制裝置（1）內設有閃存指令控制裝置（2）和調整電壓裝置（3），所述閃存指令控制裝置（2）對閃存芯片寫入、抹除和讀取指令，所述調整電壓裝置（3）調整閃存芯片電壓。

2.根據權利要求1所述的一種降低快閃存儲器比特錯誤率的方法，其特征在于：多個閃存芯片包括第一閃存芯片（4）、第二閃存芯片（5）、第三閃存芯片（6）和第N閃存芯片，N為大于3的整數，所述閃存芯片內有1024個塊，每個塊有256個頁，每個頁有32個扇形組合而成。

3.根據權利要求1所述的一種降低快閃存儲器比特錯誤率的方法，其特征在于：包括以下步驟：

A、讀取命令請求閃存；

B、利用錯誤檢查讀取數據；如果閱讀通過數據錯誤校驗，則跳轉步驟F；否則，找尋最佳讀取閃存電壓；

C、之后再次讀取閃存電壓，使用搜索后的讀取電壓代替默認讀取電壓；

D、如果通過數據錯誤檢查，則跳轉步驟F，否則跳轉步驟E；

E、耦合效應的消除；

F、輸出讀取數據。

4.根據權利要求3所述的一種降低快閃存儲器比特錯誤率的方法，其特征在于：所述步驟E的耦合效應的消除包括以下步驟：

a、讀取相鄰頁，如果相鄰頁是干擾頁，則將標志設置為“1”或設置為觸發；否則，將標志設置為“0”或設置不觸發；

b、使用兩個不同的讀取電壓至少讀取兩個相鄰頁面的次數；

c、根據所述頁面讀取數據和標志，讀取頁面；