技術(shù)領(lǐng)域

本發(fā)明涉及集成電路以及半導(dǎo)體裝置制造，更具體而言，涉及一芯片的互連結(jié)構(gòu)以及形成這類互連結(jié)構(gòu)的方法。

背景技術(shù)

一后段制程(back-end-of-line；BEOL)互連結(jié)構(gòu)可用于電性連接通過前段制程(front-end-of-line；FEOL)制造于一襯底上的裝置結(jié)構(gòu)。可使用一雙鑲嵌工藝形成BEOL互連結(jié)構(gòu)，其中，通過于一介電層中蝕刻的開口與溝槽同時填充金屬以生成一金屬化層(metallization level)。于先穿孔(via-first)、后溝槽(trench-last)雙鑲嵌工藝中，其中，通孔(via opening)先形成于介電層中，而后一溝槽形成于該通孔上方的該介電層中，該通孔在形成該溝槽的該蝕刻工藝期間未被填充。在一個單鑲嵌工藝中，該通孔與溝槽形成于不同的介電層中并分別填充金屬。

因此，需要改進的用于一芯片的互連結(jié)構(gòu)及形成這種互聯(lián)結(jié)構(gòu)的方法。

發(fā)明內(nèi)容

根據(jù)本發(fā)明的一實施例中，一互連結(jié)構(gòu)包括具有一開口的一介電層、位于該介電層中的該開口內(nèi)的一導(dǎo)電柱塞、以及位于該介電層中該開口內(nèi)在該導(dǎo)電柱塞與該介電層的該開口之間的一位置處的一空氣間隙。

根據(jù)本發(fā)明的另一實施例中，一方法包括形成一開口于一介電層中，并形成一間隔件于該介電層中的該開口內(nèi)。于形成該間隔件之后，一導(dǎo)電柱塞形成于該介電層中的該開口內(nèi)。于形成該導(dǎo)電柱塞之后，移除該間隔件以形成位于該介電層中的該開口內(nèi)的一空氣間隙。該空氣間隙位于該導(dǎo)電柱塞與該介電層中的該開口之間。

附圖說明

納入并構(gòu)成本說明書的一部分的附圖示出了本發(fā)明所描述的各種實施例，并與本發(fā)明的上述的普通說明以及下面的具體實施例中的詳細說明一起，用于解釋本發(fā)明的各種實施例。

圖1至圖6為根據(jù)本發(fā)明的一實施例所示的于一工藝方法的連續(xù)制造階段的一互連結(jié)構(gòu)的剖視圖。

符號說明：

10金屬化層

12介電層

13襯底

14，16 開口

14a，16a 側(cè)壁

14b，16b 底面

15共形層

18，20 犧牲間隔件

22阻障/襯墊層

24金屬層

26，28 金屬柱塞

26a，28a 外部側(cè)壁

30金屬帽蓋

34介電層

36，38 空氣間隙。

具體實施方式

請參閱圖1，根據(jù)本發(fā)明的一實施例，一介電層12用于形成載于一襯底13上的一BEOL互連結(jié)構(gòu)的一金屬化層10，其可能是由一前段制程(FEOL)工藝所加工的一硅晶圓用以形成一集成電路。介電層12可由一典型絕緣介電材料所構(gòu)成，例如一低K介電材料，其一相對介電常數(shù)(permittivity)或介電常數(shù)(dielectric constant)小于二氧化硅(SiO₂)的介電常數(shù)，大約是3.9。介電層12的候選低K介電材料包括但不限于致密多孔的有機低k介電質(zhì)，致密多孔的無機低k介電質(zhì)，例如有機硅酸鹽玻璃，以及有機和無機介電質(zhì)的組合，其介電常數(shù)小于或等于3.0。在一替代實施例中，介電層12可由通過化學(xué)氣相沉積(chemical vapor deposition；CVD)法沉積的二氧化硅所組成。

開口，以開口14,16為代表，可以通過光刻以及分布于介電層12的表面區(qū)域的選定位置上的蝕刻而形成。具體而言，可施加一抗蝕層暴露于通過一光掩膜所投射的一輻射圖案中，并在位于該介電層12中形成開口14,16的預(yù)定位置處形成開口的一對應(yīng)圖案。該圖案化抗蝕層作為例如一反應(yīng)離子蝕刻(reactive-ion etching；RIE)的一干蝕刻工藝的一蝕刻掩膜，用于移除部分的介電層12以形成開口14,16。蝕刻工藝可以通過單個蝕刻步驟而進行，或者通過具有不同蝕刻劑的多個蝕刻步驟而進行，并可暴露一底層特征(未予圖示)。該特征可以是與開口14,16對齊的一底層(underlying)介電層中的一導(dǎo)電特征。開口14具有側(cè)壁14a，其可能是垂直的，且終止于一底面(base surface)14b并連接底面14b。同樣地，開口16具有側(cè)壁16a，其也可能是垂直的，且終止于靠近襯底13的一底面16b并連接底面16b。