描述了用于光刻邊緣放置誤差提前矯正的對齊節距四等分圖案化方式。例如，一種制作半導體結構的方法包括在半導體襯底上形成第一圖案化硬掩模。第二硬掩模層在半導體襯底上形成。分開的二嵌段共聚物在第一圖案化硬掩模上并且在第二硬掩模層上形成。第二聚合物嵌段從分開的二嵌段共聚物所移除。第二圖案化硬掩模從第二硬掩模層所形成，并且使用第一聚合物嵌段作為掩模在半導體襯底中形成多個半導體鰭片。移除多個半導體鰭片中的第一鰭片。在移除第一鰭片之后，移除多個半導體鰭片中的第二鰭片。

技術領域

本發明的實施例在半導體裝置和處理的領域中，并且具體來說在非平面半導體裝置以及制作非平面半導體裝置的方法的領域中。

背景技術

在過去數十年內，集成電路中縮放的特征已經成為不斷增長的半導體工業背后的推動力。縮放到越來越小的特征能夠實現半導體芯片的有限固定面積（limited realestate）上功能單元的增加密度。例如，收縮晶體管尺寸允許在芯片上結合增加數量的存儲器或邏輯裝置，從而對產品的制作給予增加的容量。但是，對于越來越大容量的推動并非沒有問題。優化每個裝置的性能的必要性變得愈加重要。

在集成電路裝置的制造中，隨著裝置尺寸繼續按比例縮小，多柵晶體管（諸如三柵晶體管）已變得更加普遍。在常規過程中，三柵晶體管一般在體硅襯底或者絕緣體上硅襯底上制作。在一些情況下，體硅襯底由于其較低成本以及與現有高產量體硅襯底基礎設施的兼容性而是優選的。

但是縮放多柵晶體管尚不是沒有結果的。隨著微電子電路的這些基本構建塊的尺寸被減小并且隨著在給定區域中制作的基本構建塊的絕對數量增加，對用來制作這些構建塊的半導體過程的限制已變得突出。

附圖說明

圖1A-1N示出按照本發明的實施例的、制作非平面半導體裝置的方法中的各種操作的截面圖，其中：

圖1A示出其上形成第一圖案化硬掩模的體半導體襯底；

圖1B示出在第一圖案化硬掩模之間形成第二硬掩模層之后的圖1A的結構；

圖1C示出應用選擇性電刷材料層之后的圖1B的結構；

圖1D示出應用直接自裝配（DSA）嵌段共聚物和聚合物裝配過程之后的圖1C的結構；

圖1E示出移除二嵌段共聚物的嵌段之一之后的圖1D的結構；

圖1F示出將其余聚合物部分的圖案轉印到基礎粗壯（bull）結晶半導體襯底中之后的圖1E的結構；

圖1G示出移除其余聚合物層和任何電刷層之后的圖1F的結構；

圖1H示出在多個鰭片之間形成層間介電（ILD）層之后的圖1G的結構；

圖1I示出應用形成圖案化掩模的光致抗蝕劑材料的形成和圖案化之后的圖1H的結構；

圖1J示出對多個鰭片中所選擇的鰭片進行蝕刻之后的圖1I的結構；

圖1K示出用于形成圖案化掩模的光致抗蝕劑材料的形成和圖案化之后的圖1J的結構；

圖1L示出對多個鰭片中所選擇的第二鰭片進行蝕刻之后的圖1K的結構；

圖1M示出移除圖案化掩模并在多個鰭片之上和在所移除鰭片的位置中形成層間介電（ILD）層之后的圖1L的結構；以及

圖1N示出對ILD層進行平面化并移除第一和第二圖案化硬掩模之后的圖1M的結構。

圖2示出按照本發明的實施例的、暴露多個鰭片的上部分之后的圖1N的結構。

圖3A示出按照本發明的實施例的非平面半導體裝置的截面圖。

圖3B示出按照本發明的實施例的、沿圖3A的半導體裝置的a-a’軸所取的平面圖。