技術領域

本發明涉及半導體器件制備領域，具體涉及一種超結器件的制備方法。

背景技術

功率半導體器件是不斷發展的功率電子系統的內在驅動力。尤其是在節約能源、動態控制、噪音減少等方面。功率半導體主要應用于對能源與負載之間的能量進行控制，并且擁有精度高、速度快和功耗低的特點。IC技術近十年的高速發展，使功率半導體器件結構和性能得以不斷完善。為滿足對能量的合理使用，如電子系統的微型化和電子管理系統(如能量儲存)，在過去的二十年里，功率器件取得了飛躍式的發展。尤其是功率MOSFET(Metal‐Oxide‐Semiconductor?Field?Effect?Transistor，金屬‐氧化物‐半導體場效應晶體管)，自從20世紀70年代問世以來，以其優越的電特性(例如輸入阻抗高、關斷時間短等)在許多應用領域取代了傳統的雙極型晶體管(BJT)。在功率電路中，功率MOSFET主要用作開關器件，由于它是多子器件，所以其開關功耗相對較小。但是它的通態功耗則比較高，要降低通態功耗，就必須減小導通電阻R_ON。因此，功率MOSFET要進一步發展，就必須有效地降低導通電阻。

超結(Super?Junction)結構采用交替的PN結結構取代單一導電類型材料作為漂移區，在漂移區引入了橫向電場，使得器件漂移區在較小的關斷電壓下即可完全耗盡，擊穿電壓僅與耗盡層厚度及臨界電場有關。因此，在相同耐壓下，超結結構漂移區的摻雜濃度可以提高一個數量級，同時在同樣的擊穿電壓下只需要更薄的EPI(外延層)作為漂移區，從而大大降低了器件的比導通電阻‐Rsp，同時提高了FOM(figure?of?merit，品質因數)值。

目前超結結構主要由兩種工藝實現：多次外延和深槽外延，制造的難點主要在于形成具有高深寬比的P柱區和N柱區。

多次外延方法是在N+襯底上采用多次外延方式生長需要厚度的漂移區，且在每次外延后進行局部的P型離子注入，最后退火形成連續的P柱。該方法工藝復雜，需要進行多次外延工藝以及多次離子注入工藝，耗時長，成本高，且難以降低晶胞面積。

深槽外延方法是在一定厚度的N型外延層(漂移區)上刻蝕深槽，然后在深槽中進行P型外延生長。該方法相對多次外延工藝方法簡單，也降低了成本，但刻蝕深寬比大的溝槽工藝難度大。目前，刻蝕具有高深寬比的溝槽需要采用深反應離子刻蝕(DRIE，Deep?Reactive?Ion?Etching)設備，但是該類設備代價昂貴，不可避免的增加了生產成本。同時，由于刻蝕形成的溝槽深寬比很大，也給深槽外延填充帶來難度：在填充過程中，由于溝槽頂部開口較小，且深度較深，因此用以填充的P型外延層極易在溝槽頂部形成堆積，進而將頂部堵塞，但是溝槽底部并沒有得到很好的填充，導致填充不充分形成空洞層，影響器件的性能。

因此，如何在降低生產成本的前提下，制備出高深寬比的P柱區和N柱區一直為本領域技術人員所致力研究的方向。

發明內容

本發明公開了一種超結器件的制造方法，該方法能夠形成高深寬比的P柱區和N柱區，但不需要刻蝕高深寬比的溝槽，工藝簡單，有效減小器件的元胞尺寸，降低導通電阻，減小成本。

為了實現上述技術效果，本發明采用的技術方案為：

一種半導體器件的制備方法，其中，包括如下步驟：

步驟S1：提供一具有第一導電類型的第一外延層，該外延層的頂部覆蓋一層保護層，對所述保護層和所述外延層進行部分刻蝕，以在保護層和第一外延層中形成若干間隔開的溝槽；

步驟S2：在所述溝槽底部和側壁生長一層具有第二導電類型的第二外延層，且使位于所述溝槽底部的至少部分第二外延層暴露在外；

步驟S3：移除位于所述溝槽底部暴露在外的至少部分所述第二外延層；

步驟S4：生長具有第一導電類型的第三外延層覆蓋在剩余的所述第二外延層的上表面，并將所述溝槽剩余部分完全填充；

步驟S5：進行平坦化處理，使所述第三外延層與所述第二外延層的頂部高度齊平。

上述的制備方法，其中，在所述步驟S4中進一步包含在生長所述第三外延層之前移除所述保護層，使得生長的所述第三外延層覆蓋在所述第二外延層和所述第一外延層的上表面，并將所述溝槽剩余部分完全填充。

上述的制備方法，其中，所述步驟S4中生長的所述第三外延層進一步覆蓋所述保護層，所述步驟S5進一步包含移除所述保護層。