本申請公開了一種層間介質層、層間介質層的制作方法和半導體器件。該層間介質層包括：介質基體層，介質基體層為含硅氧化物；離子注入區，設置于介質基體層中，離子注入區中注入離子的離子極化率小于硅離子的離子極化率。本申請通過在介質基體層中設置離子注入區以形成層間介質層，且離子注入區中注入離子的離子極化率小于介質基體層中硅離子的離子極化率，同時層間介質層的介電常數與離子極化率成正比的特性，使得層間介質層的介電常數得以減小，進而提高了層間介質層的絕緣性能。

技術領域

本申請涉及半導體集成電路的技術領域，具體而言，涉及一種層間介質層、層間介質層的制作方法和半導體器件。

背景技術

在半導體器件中通常在金屬層和半導體基體之間，以及相鄰金屬層之間形成層間介質層，以將金屬層和半導體基體以及相鄰金屬層隔離開。因此，層間介質層通常為具有低介電常數(介電常數小于3)的絕緣材料，例如摻雜硼的硅玻璃(BSG)、摻雜磷的硅玻璃(PSG)或摻雜硼磷的硅玻璃(BPSG)，其介電常數越低，絕緣性能越好。然而，上述摻雜硼或磷的二氧化硅的結構不均勻，且與周圍器件之間的粘合力比較低，限制了其在低制程器件(45nm及以下制程)中的應用。

目前，低制程器件通常采用未摻雜硅氧化物(例如SiO₂)作為層間介質層。特別是45nm及以下制程，由于高縱深比沉積工藝(HARP)具有良好的填充能力，因此通常采用高縱深比沉積工藝制作層間介質層，用于提高層間介質層和周圍器件之間的粘合力。然而，未摻雜硅氧化物具有較高的介電常數，使得層間介質層的絕緣性能下降，進而降低了層間介質層的隔離性能。

圖1示出了現有半導體器件的結構示意圖。如圖1所示，該半導體器件包括半導體基體10′，設置于半導體基體10′上的層間介質層20′，以及設置于層間介質層20′上的金屬層30′。其中，層間介質層20′為采用高縱深比沉積工藝制作形成的SiO₂層。上述SiO₂層具有較高的介電常數(介電常數為3.9)，使得層間介質層20′的絕緣性能下降，進而降低半導體器件的性能。目前，針對上述問題還沒有有效的解決方法。

發明內容

本申請旨在提供一種層間介質層、層間介質層的制作方法和半導體器件，以減小層間介質層的介電常數，進而提高層間介質層的絕緣性能。

為了實現上述目的，本申請提供了一種層間介質層，該層間介質層包括：介質基體層，介質基體層為含硅氧化物；離子注入層，設置于介質基體層中，離子注入層中注入離子的離子極化率小于硅離子的離子極化率。

進一步地，上述層間介質層中，離子注入層中注入離子選自P型離子、N型離子、氟離子和碳離子中任一種或多種。

進一步地，上述層間介質層中，P型離子為硼離子，N型離子為磷離子或砷離子。

進一步地，上述層間介質層中，離子注入層中注入離子的濃度為1×10¹⁶～1×10¹⁹atoms/cm³。

進一步地，上述層間介質層中，離子注入層的高度為介質基體層的高度的1/6～2/3。

進一步地，上述層間介質層中，介質基體層設置于半導體基體上，離子注入層設置于介質基體層中遠離半導體基體的一側。

進一步地，上述層間介質層中，介質基體層由高縱深比沉積工藝形成，優選介質基體層為SiO₂層。

本申請還提供了一種層間介質層的制作方法，該制作方法包括以下步驟：形成介質基體層，介質基體層為含硅氧化物；對介質基體層進行離子注入以形成離子注入層，離子注入層中注入離子的離子極化率小于硅離子的離子極化率。