技術(shù)領(lǐng)域

本發(fā)明涉及一種數(shù)據(jù)傳輸接口，尤其涉及一種基于Powerlink的機(jī)器人控制方法。

背景技術(shù)

隨著科技的發(fā)展，機(jī)器人現(xiàn)在已經(jīng)不再僅限于理論研究階段，很多工業(yè)生產(chǎn)和生活中都可以看到機(jī)器人的運(yùn)用，比如水平四軸機(jī)器人就可以運(yùn)用于：搬運(yùn)，點(diǎn)膠，雕刻等等場(chǎng)合。所以機(jī)器人對(duì)社會(huì)生產(chǎn)力，特別是工業(yè)自動(dòng)化有著非常重要的影響。但是應(yīng)用場(chǎng)合的不斷增多，應(yīng)用環(huán)境越來(lái)越復(fù)雜都對(duì)機(jī)器人的性能提出了挑戰(zhàn)，比如在搬運(yùn)作業(yè)當(dāng)中，為了使生產(chǎn)效率提高，必然要加快機(jī)器人的運(yùn)動(dòng)速度，為了能夠使機(jī)器人運(yùn)動(dòng)地更快控制系統(tǒng)的指令傳輸和信息反饋也要更快，常用的數(shù)據(jù)傳輸接口控制方案限制了機(jī)器人的性能提升，比如基于串口的機(jī)器人控制，由于串口傳輸速度和抗干擾能力的缺陷不適合在實(shí)時(shí)要求很高的機(jī)器人中使用。在已有的接口控制中USB和以太網(wǎng)是傳輸速度相對(duì)較快的接口，但是USB的傳輸受距離的影響很大，不適合工業(yè)運(yùn)用的場(chǎng)合。

普通的以太網(wǎng)是基于載波監(jiān)聽(tīng)/檢測(cè)CSMA/CD實(shí)現(xiàn)介質(zhì)訪問(wèn)控制，在當(dāng)一個(gè)數(shù)據(jù)產(chǎn)生沖突時(shí)，其等待時(shí)間具有不確定性，所以運(yùn)用到機(jī)器人現(xiàn)場(chǎng)設(shè)備時(shí)，實(shí)時(shí)通信不能得到滿(mǎn)足，致使以太網(wǎng)技術(shù)不能在工業(yè)底層設(shè)備中有效運(yùn)用。

發(fā)明內(nèi)容

本發(fā)明的目的就在于提供一種解決了上述問(wèn)題且基于Powerlink的機(jī)器人控制方法。

為了實(shí)現(xiàn)上述目的，本發(fā)明采用的技術(shù)方案是：一種基于Powerlink的機(jī)器人控制方法，包括Ethernet?Powerlink主站和FPGA從站，所述FPGA從站由通信部分、控制數(shù)據(jù)傳輸接口和邏輯控制部分組成，所述通信部分包括軟核處理器，所述控制數(shù)據(jù)傳輸接口包括DPRAM，所述邏輯控制部分由邏輯控制單元組成，所述軟核處理器上設(shè)有DPRAM控制模塊，所述軟核處理器的信號(hào)端通過(guò)DPRAM控制模塊與DPRAM的信號(hào)端雙向連通，所述DPRAM的數(shù)據(jù)接口與邏輯控制單元的信號(hào)端雙向連通；

作為優(yōu)選，所述Ethernet?Powerlink主站通過(guò)網(wǎng)卡PHY1、PHY2上的RJ45接口與FPGA從站的通信部分雙向連通；

作為優(yōu)選，所述通信部分的軟核處理器為Nios?II系列32位RSIC嵌入式處理器；

作為優(yōu)選，所述DPRAM控制模塊與DPRAM之間采用32位的總線連通進(jìn)行數(shù)據(jù)傳輸；

作為優(yōu)選，所述DPRAM與邏輯控制單元之間采用32位的總線連通進(jìn)行數(shù)據(jù)傳輸；

作為優(yōu)選，所述邏輯控制模塊通過(guò)與DPRAM的接口讀取相應(yīng)的指令數(shù)據(jù)，用來(lái)對(duì)機(jī)器人的關(guān)節(jié)產(chǎn)生控制，控制機(jī)器人的控制信息和反饋信息通過(guò)信息反饋電路反饋到邏輯控制單元。

與現(xiàn)有技術(shù)相比，本發(fā)明的優(yōu)點(diǎn)在于：本發(fā)明中通信部分用來(lái)實(shí)現(xiàn)從站的Powerlink協(xié)議，主站通過(guò)以太網(wǎng)和從站傳輸數(shù)據(jù)，在Nios?II軟核處理器中加入了DPRAM控制模塊，用來(lái)將以太網(wǎng)傳輸?shù)臄?shù)據(jù)通過(guò)32位的總線存儲(chǔ)到DPRAM中，這樣在保證數(shù)據(jù)傳輸高速的同時(shí)也確保了數(shù)據(jù)的完整性和不丟失性。在DPRAM片上存儲(chǔ)的后級(jí)便是邏輯控制單元，邏輯控制模塊通過(guò)與DPRAM的接口讀取相應(yīng)的指令數(shù)據(jù)，用來(lái)對(duì)關(guān)節(jié)產(chǎn)生控制。由于Powerlink的高實(shí)時(shí)性能，機(jī)器人控制信息和傳感器等反饋信息能夠達(dá)到ms級(jí)的刷新速度，使得機(jī)器人的性能得到大幅度的提升。

附圖說(shuō)明

圖1為本發(fā)明的原理框圖。

具體實(shí)施方式

下面將結(jié)合附圖對(duì)本發(fā)明作進(jìn)一步說(shuō)明。

實(shí)施例1：參見(jiàn)圖1，一種基于Powerlink的機(jī)器人控制方法，包括Ethernet?Powerlink主站和FPGA從站，所述FPGA從站由通信部分、控制數(shù)據(jù)傳輸接口和邏輯控制部分組成，所述Ethernet?Powerlink主站通過(guò)網(wǎng)卡PHY1、PHY2上的RJ45接口與FPGA從站的通信部分雙向連通，所述通信部分包括軟核處理器，所述通信部分的軟核處理器Nios?II系列32位RSIC嵌入式處理器，控制數(shù)據(jù)傳輸接口包括DPRAM，所述邏輯控制部分由邏輯控制單元組成，所述軟核處理器上設(shè)有DPRAM控制模塊，所述軟核處理器的信號(hào)端通過(guò)DPRAM控制模塊與DPRAM的信號(hào)端雙向連通，所述DPRAM控制模塊與DPRAM之間采用32位的總線連通進(jìn)行數(shù)據(jù)傳輸，所述DPRAM的數(shù)據(jù)接口與邏輯控制單元的信號(hào)端雙向連通，所述DPRAM與邏輯控制單元之間采用32位的總線連通進(jìn)行數(shù)據(jù)傳輸；所述邏輯控制模塊通過(guò)與DPRAM的接口讀取相應(yīng)的指令數(shù)據(jù)，用來(lái)對(duì)機(jī)器人的關(guān)節(jié)產(chǎn)生控制，控制機(jī)器人產(chǎn)生的控制信息和反饋信息通過(guò)信息反饋電路反饋到邏輯控制單元。