技術(shù)領(lǐng)域

本發(fā)明涉及通信與電子技術(shù)領(lǐng)域，尤其涉及一種源同步雙倍數(shù)據(jù)速率DDR接口的采樣裝置及其采樣方法。

背景技術(shù)

隨著芯片處理性能的提高，芯片外部物理接口的速率也相應(yīng)隨著提高，為了減少單板芯片間互連線，通常采用時鐘雙沿采樣的接口。

DDR（Double?Data?Rate，雙倍數(shù)據(jù)速率）技術(shù)，即在時鐘的上升沿和下降沿都傳送數(shù)據(jù)，能在保持時鐘速率不變的情況下將數(shù)據(jù)傳送速率提高一倍，因此，DDR接口廣泛用于芯片之間的互連，例如：RGMII接口（Reduced?MediaIndependant?Interface，簡化媒體獨立接口），XGMII（10?Gigabit?MediaIndependent?Interface，10Gb媒體獨立接口）接口等。

因而，在單板硬件設(shè)計中，芯片間互連，經(jīng)常有不同類型物理接口對接的需求，這種情況下，需要在兩個芯片間增加接口轉(zhuǎn)換適配模塊，實現(xiàn)不同類型物理接口的轉(zhuǎn)換。一般這種場景下會采用可編程邏輯器件來實現(xiàn)接口的轉(zhuǎn)換，如采用現(xiàn)場可編程門陣列（Field?Programmable?Gate?Array，F(xiàn)PGA）芯片。

圖1是現(xiàn)有的一種源同步DDR接口的采樣裝置的示意圖，如圖1所示，包括PLL（Phase?Lock?Loop，鎖相環(huán)）/DLL（Delay?Lock?Loop，延遲鎖相環(huán)）模塊100、并行處理（Logic）模塊200和時鐘域轉(zhuǎn)換（FIFO）模塊300。接口信號包括一路隨路時鐘rx_clk，一組控制信號rxc[m:0]，一組數(shù)據(jù)信號rxd[n:0]。采用鎖相環(huán)模塊100對輸入的隨路時鐘rx_clk進行移相，輸出兩路對隨路時鐘移相處理后的時鐘，一路為隨路時鐘經(jīng)90度移相后輸出時鐘rx_clk90，另一路為隨路時鐘經(jīng)270度移相后輸出時鐘rx_clk270，這兩路時鐘分別用時鐘上升沿對接口輸入控制rxc[m:0]和數(shù)據(jù)信號rxd[n:0]進行采樣。經(jīng)過并行處理模塊200的采樣后得到和輸入數(shù)據(jù)位寬相等的兩組數(shù)據(jù)，將恢復(fù)出來的兩組數(shù)據(jù)拼成寫入時鐘域轉(zhuǎn)換FIFO模塊300，時鐘域轉(zhuǎn)換FIFO模塊300的讀接口采用邏輯內(nèi)部系統(tǒng)工作時鐘，完成接口信號采樣和時鐘域轉(zhuǎn)換處理步驟。

由于邏輯對每組該類型的物理接口進行數(shù)據(jù)采樣處理時，都需要占用一個鎖相環(huán)和全局（或局部）時鐘布線資源，多個接口則需要占用多個PLL或DLL模塊，然而，對于FPGA來說，PLL/DLL及全局/局部時鐘資源是有限的（例如：altera?S4?GX系列最大一款芯片EP4SGX530，PLL資源只有12個），需要優(yōu)化使用，無法滿足數(shù)量較多的情況。而且，經(jīng)過鎖相環(huán)模塊100輸出延遲90度和270度的時鐘相位只是一種理論值，由于時鐘線的布局時延不確定性，這個相位并不一定是最合適的采樣相位點，無法根據(jù)實際布局進行調(diào)整。

發(fā)明內(nèi)容

有鑒于此，本發(fā)明的目的是提供一種源同步雙倍數(shù)據(jù)速率DDR接口的采樣裝置及其采樣方法，不占用FPGA上有限的鎖相環(huán)模塊，可以根據(jù)實際布局靈活地調(diào)整時鐘信號的延時。

為實現(xiàn)上述目的，本發(fā)明第一方面提供了一種源同步雙倍數(shù)據(jù)速率DDR接口的采樣裝置，所述源同步DDR接口的采樣裝置包括：IDELAY延時模塊、ISERDES串并轉(zhuǎn)換模塊、并行處理模塊和時鐘域切換模塊；

所述IDELAY延時模塊，用于對輸入的時鐘信號進行延時，輸出滿足時序要求的時鐘信號給所述ISERDES串并轉(zhuǎn)換模塊；

所述ISERDES串并轉(zhuǎn)換模塊，用于根據(jù)所述IDELAY延時模塊輸出的時鐘信號，對輸入的數(shù)據(jù)信號或控制信號進行串并轉(zhuǎn)換，輸出單沿采樣的數(shù)據(jù)信號或控制信號給所述并行處理模塊；

所述并行處理模塊，用于根據(jù)所述ISERDES串并轉(zhuǎn)換模塊輸出的控制信號，識別所述數(shù)據(jù)信號中的有效數(shù)據(jù)，將所述有效數(shù)據(jù)的輸出時序轉(zhuǎn)換成寫接口時序，并將所述有效數(shù)據(jù)和寫接口時序發(fā)送給所述時鐘域切換模塊；

所述時鐘域切換模塊，用于根據(jù)所述寫接口時序，緩存所述有效數(shù)據(jù)，并根據(jù)接收的讀接口時序輸出所述有效數(shù)據(jù)。

結(jié)合第一方面，在第一方面的第一種可能的實施方式中，所述采樣裝置還包括：與所述數(shù)據(jù)信號或控制信號的數(shù)量相等數(shù)量的IDELAY延時模塊，用于對所述數(shù)據(jù)信號或控制信號分別進行延時，輸出滿足時序要求的數(shù)據(jù)信號或控制信號給所述ISERDES串并轉(zhuǎn)換模塊。

結(jié)合第一方面或第一方面的第一種可能的實施方式，在第一方面的第二種可能的實施方式中，所述滿足時序要求包括：