1.一種源同步雙倍數據速率DDR接口的采樣裝置，其特征在于，所述裝置包括：IDELAY延時模塊、ISERDES串并轉換模塊、并行處理模塊和時鐘域切換模塊；

所述IDELAY延時模塊，用于對輸入的時鐘信號進行延時，輸出滿足時序要求的時鐘信號給所述ISERDES串并轉換模塊；

所述ISERDES串并轉換模塊，用于根據所述IDELAY延時模塊輸出的時鐘信號，對輸入的數據信號或控制信號進行串并轉換，輸出單沿采樣的數據信號或控制信號給所述并行處理模塊；

所述并行處理模塊，用于根據所述ISERDES串并轉換模塊輸出的控制信號，識別所述數據信號中的有效數據，將所述有效數據的輸出時序轉換成所述時鐘域切換模塊的寫接口時序，并將所述有效數據和寫接口時序發送給所述時鐘域切換模塊；

所述時鐘域切換模塊，用于根據所述寫接口時序，緩存所述有效數據，并根據接收的讀接口時序輸出所述有效數據。

2.根據權利要求1所述的源同步DDR接口的采樣裝置，其特征在于，所述采樣裝置還包括：與所述數據信號或控制信號的數量相等數量的IDELAY延時模塊，用于對所述數據信號或控制信號分別進行延時，輸出滿足時序要求的數據信號或控制信號給所述ISERDES串并轉換模塊。

3.根據權利要求1或2所述的源同步DDR接口的采樣裝置，其特征在于，所述滿足時序要求包括：

所述時鐘信號的采樣沿位于所述數據信號和控制信號的建立時間之后，并在所述數據信號和控制信號的保持時間之內。

4.根據權利要求1所述的源同步DDR接口的采樣裝置，其特征在于，所述并行處理模塊根據所述控制信號的電平或電平組合關系，識別所述數據信號的有效數據。

5.根據權利要求1或4所述的源同步DDR接口的采樣裝置，其特征在于，所述ISERDES串并轉換模塊的數量與所述控制信號和數據信號的數量之和相等，用以對所述控制信號和數據信號分別進行串并轉換。

6.根據權利要求1所述的源同步DDR接口的采樣裝置，其特征在于，所述IDELAY延時模塊和ISERDES串并轉換模塊為現場可編程門陣列FPGA芯片內部的模塊。

7.一種源同步DDR接口的采樣方法，其特征在于，所述方法包括：

利用IDELAY延時模塊對輸入的時鐘信號進行延時，輸出滿足時序要求的時鐘信號；

利用ISERDES串并轉換模塊根據延時后的所述時鐘信號，對輸入的雙沿采樣的數據信號或控制信號進行串并轉換，輸出單沿采樣的數據信號或控制信號；

根據所述單沿采樣的控制信號，識別所述單沿采樣的數據信號中的有效數據，并將所述有效數據的輸出時序轉換成寫接口時序；

根據所述寫接口時序，緩存所述有效數據，并根據接收的讀接口時序，輸出所述有效數據。

8.根據權利要求7所述的源同步DDR接口的采樣方法，其特征在于，所述方法還包括：

利用與所述數據信號或控制信號的數量相等數量的IDELAY延時模塊對所述數據信號或控制信號進行分別延時，輸出滿足時序要求的數據信號或控制信號；

所述利用ISERDES串并轉換模塊根據延時后的所述時鐘信號，對輸入的雙沿采樣的數據信號或控制信號進行串并轉換，輸出單沿采樣的數據信號或控制信號，具體為：

利用ISERDES串并轉換模塊根據延時后的所述時鐘信號，對延時后的所述數據信號或控制信號進行串并轉換，輸出單沿采樣的數據信號或控制信號。

9.根據權利要求7或8所述的源同步DDR接口的采樣方法，其特征在于，所述滿足時序要求包括：

所述時鐘信號的采樣沿位于所述數據信號和控制信號的建立時間之后，并在所述數據信號和控制信號的保持時間之內。

10.根據權利要求7或8所述的源同步DDR接口的采樣方法，其特征在于，所述ISERDES串并轉換模塊的數量與所述控制信號和數據信號的數量之和相等，用以對所述控制信號和數據信號分別進行串并轉換。