相關申請的交叉引用

本申請基于2011年11月2日提交的日本專利申請No.2011-240780并要求該專利申請的優先權的權益，通過引用將該專利申請的公開內容全部并入在此。

技術領域

本發明涉及高速緩存存儲器裝置、高速緩存控制方法和微處理器系統，并且，尤其涉及能夠有效地對指令代碼進行高速緩存的高速緩存存儲器裝置、高速緩存控制方法和微處理器系統。

背景技術

近年來，對于以AV設備和家用器具為代表的電子設備，需要并入各種功能和更高的性能。因此，對于控制這些電子設備的微處理器系統，也需要更高的性能。一般來說，微處理器系統使用預提取緩沖器（prefetch buffer）和高速緩存存儲器裝置，以便防止在從低速存儲器提取（fetch）指令代碼時的性能降低。

預提取緩沖器可以預先把在當前執行的指令的地址之后的指令代碼存儲到觸發器（flip-flop）等。這防止在執行通常指令時，當從存儲器讀取指令代碼時，由于存儲器的慢的讀取速度而導致性能降低。高速緩存存儲器裝置可以預先把頻繁使用的指令代碼存儲到RAM（隨機存取存儲器）。這防止主要在到子例程的分支時由于從存儲器讀取指令代碼時存儲器的慢讀取速度而導致性能降低。

高速緩存存儲器裝置中的存儲器和預提取緩沖器的大小（size）越大，它們可以預先存儲的指令代碼就越多。因此，為了更可靠地防 止由于存儲器的慢讀取速度而導致的性能降低，存儲器的大小必須更大。但是，高速緩存存儲器裝置中的存儲器和預提取緩沖器的較大的大小增加了芯片面積，從而增加了制造成本。因此，對于這些存儲器大小，必須考慮性能和成本之間的折中，來選擇具有能夠產生最大優勢的最小存儲器大小的容量（capacity）。

日本未審專利申請公開No.9-305490公開了一種與微處理器系統有關的技術，其可以防止產生容量沖突和使指令高速緩存的性能無效。圖9是用于說明日本未審專利申請公開No.9-305490中公開的微處理器系統的框圖。圖9中所示的微處理器系統包括CPU101、指令高速緩存102、地址總線103、數據總線104和計數器105。

計數器105接收從CPU101輸出的高速緩存訪問通知信號S1和分支生成通知信號S2，并且輸出高速緩存功能停止信號S3給指令高速緩存102。對于對指令高速緩存102的每一個訪問，CPU101生成高速緩存訪問通知信號S1。因此，每當CPU101訪問指令高速緩存102時，計數器105的值就遞減。而且，針對每一個子例程調用，或者，每當建立到負方向的分支時，CPU101生成分支生成通知信號S2。在供應分支生成通知信號S2時，計數器105被初始化，并且，計數器105的值將是條目（entries）的數目。此外，當計數器105的值是零時，計數器105輸出高速緩存功能停止信號S3給指令高速緩存102，以停止指令高速緩存102的功能。

接下來，對圖9中所示的微處理器系統的操作進行說明。圖11示出在執行圖10中所示的程序時被高速緩存在指令高速緩存102中的指令的轉變。在圖10中所示的程序的循環中，在執行指令A、B、C和D（步驟201、202、203和204）時，CPU101從主存儲器（未示出）順序地提取指令A、B、C和D，并且把指令A、B、C和D加載在指令高速緩存102中。在步驟201、202、203和204中的每一個中，由于CPU101生成高速緩存訪問通知信號S1，計數器105的值遞減，比如3、2、1和0。因此，指令高速緩存102的所有條目被占用，其后，因計數器105中的高速緩存功能停止信號S3的 生成指令高速緩存102中的條目將不會而被代替。

接下來，CPU101從主存儲器順序地提取指令E、F、G和H，并且執行指令E、F、G和H（步驟205、206、207和208）。在這種情況下，由于高速緩存存儲器102中的條目將不會被代替，所以指令A、B、C和D保留在指令高速緩存102中。

接下來，在執行作為分支指令的指令H之后，再次執行指令A。在這種情況下，指令A已經被加載到指令高速緩存102中。因此，將存在所謂的高速緩存命中（步驟209）。隨后，同樣地，在CPU101執行指令B、C和D的情況下，由于指令B、C和D被加載到指令高速緩存102中，因此將存在高速緩存命中。

如上所述，在日本未審專利申請公開No.9-305490中公開的微處理器系統中，在執行包括循環的程序時，可以通過在指令高速緩存被占用時禁用高速緩存功能來改善指令高速緩存的性能。

發明內容