1.一種高速緩存存儲(chǔ)器裝置，包括：

高速緩存存儲(chǔ)器，該高速緩存存儲(chǔ)器對(duì)與提取地址相對(duì)應(yīng)的指令代碼進(jìn)行高速緩存；和

高速緩存控制電路，該高速緩存控制電路控制所述指令代碼高速緩存在所述高速緩存存儲(chǔ)器中，其中

所述高速緩存控制電路：

在提取地址指示到子例程中的分支時(shí)，對(duì)與該子例程相對(duì)應(yīng)的指令代碼進(jìn)行高速緩存，并且，

在要高速緩存的指令代碼的數(shù)量超過(guò)預(yù)先設(shè)置的最大數(shù)量時(shí)，禁用所述要高速緩存的指令代碼，

其中，所述預(yù)先設(shè)置的指令代碼的最大數(shù)量是通過(guò)用自從CPU輸出所述提取地址到存儲(chǔ)器直到所述存儲(chǔ)器輸出所述指令代碼的時(shí)鐘數(shù)量除以CPU執(zhí)行一個(gè)指令代碼所需的時(shí)鐘數(shù)量而獲得的。

2.根據(jù)權(quán)利要求1所述的高速緩存存儲(chǔ)器裝置，其中所述高速緩存控制電路：

在提取地址指示到子例程中的分支時(shí)，將與該子例程相對(duì)應(yīng)的指令代碼高速緩存在高速緩存存儲(chǔ)器中，并且，

在高速緩存的指令代碼的數(shù)量超過(guò)預(yù)先設(shè)置的最大數(shù)量時(shí)，禁用所述高速緩存的指令代碼。

3.根據(jù)權(quán)利要求2所述的高速緩存存儲(chǔ)器裝置，其中

所述高速緩存存儲(chǔ)器包括用于存儲(chǔ)所述指令代碼的多個(gè)存儲(chǔ)器單元，

所述高速緩存存儲(chǔ)器保持有效標(biāo)志，該有效標(biāo)志指示被高速緩存的指令代碼中的每一個(gè)是否有效，

當(dāng)與所述子例程相對(duì)應(yīng)的指令代碼被高速緩存在高速緩存存儲(chǔ)器中時(shí)，所述有效標(biāo)志被使能，并且

當(dāng)被高速緩存的指令代碼的數(shù)量超過(guò)預(yù)先設(shè)置的最大數(shù)量時(shí)，禁用被高速緩存的指令代碼的有效標(biāo)志。

4.根據(jù)權(quán)利要求3所述的高速緩存存儲(chǔ)器裝置，其中，當(dāng)所述指令代碼被高速緩存在所述高速緩存存儲(chǔ)器中時(shí)，所述指令代碼被高速緩存在存儲(chǔ)器單元中，并且所述有效標(biāo)志被禁用。

5.根據(jù)權(quán)利要求1所述的高速緩存存儲(chǔ)器裝置，其中

所述高速緩存控制電路包括緩沖器，該緩沖器能夠臨時(shí)保持所述與提取地址相對(duì)應(yīng)的指令代碼，以及

所述高速緩存控制電路：

在所述提取地址指示到所述子例程中的所述分支時(shí)，在所述緩沖器中保持與所述子例程相對(duì)應(yīng)的指令代碼，

在被高速緩存的指令代碼的數(shù)量小于或等于所述預(yù)先設(shè)置的最大數(shù)量時(shí)，把被保持在所述緩沖器中的指令代碼傳送到所述高速緩存存儲(chǔ)器，并且

在被高速緩存的指令代碼的數(shù)量超過(guò)所述預(yù)先設(shè)置的最大數(shù)量時(shí)，禁用保持在所述緩沖器中的指令代碼。

6.根據(jù)權(quán)利要求5所述的高速緩存存儲(chǔ)器裝置，其中

所述緩沖器包括用于存儲(chǔ)指令代碼的多個(gè)存儲(chǔ)器單元，并且為每一個(gè)存儲(chǔ)器單元保持有效標(biāo)志，該有效標(biāo)志指示存儲(chǔ)的指令代碼中的每一個(gè)是否有效，

當(dāng)與所述子例程相對(duì)應(yīng)的指令代碼被保持在緩沖器中時(shí)，使能所述有效標(biāo)志，并且

當(dāng)保持的指令代碼的數(shù)量超過(guò)所述預(yù)先設(shè)置的最大數(shù)量時(shí)，禁用被保持的指令代碼的有效標(biāo)志。

7.根據(jù)權(quán)利要求6所述的高速緩存存儲(chǔ)器裝置，其中，當(dāng)所述指令代碼被保持在所述緩沖器中時(shí)，所述指令代碼被保持在存儲(chǔ)器單元中，并且所述有效標(biāo)志禁止。

8.根據(jù)權(quán)利要求1所述的高速緩存存儲(chǔ)器裝置，其中

所述高速緩存控制電路包括指示所述高速緩存存儲(chǔ)器開(kāi)始和停止高速緩存的更新控制電路，以及

所述更新控制電路包括對(duì)存儲(chǔ)到所述高速緩存存儲(chǔ)器的所述子例程中的指令的數(shù)量進(jìn)行計(jì)數(shù)的計(jì)數(shù)器，并且

所述更新控制電路比較所述預(yù)先設(shè)置的指令代碼的最大數(shù)量和所述計(jì)數(shù)器的值，并且，在所述計(jì)數(shù)器的值超過(guò)所述預(yù)先設(shè)置的指令代碼的最大數(shù)量時(shí)，禁用要高速緩存的指令代碼。

9.根據(jù)權(quán)利要求1所述的高速緩存存儲(chǔ)器裝置，其中，所述高速緩存控制電路包括分支檢測(cè)電路，該分支檢測(cè)電路檢測(cè)所述提取地址已經(jīng)被分支到子例程中。

10.根據(jù)權(quán)利要求1所述的高速緩存存儲(chǔ)器裝置，其中，根據(jù)從CPU輸出的指示所述提取地址已經(jīng)被分支到子例程中的分支通知信號(hào)，所述高速緩存控制電路估算所述提取地址已經(jīng)被分支到子例程中。