技術領域

本發明涉及集成電路領域，尤其涉及提高性能的器件結構設計。

背景技術

在集成電路工藝中，當晶體管的特征尺寸縮小到90nm以下，集成電路制造進入納米工藝階段，其與微米和亞微米工藝有著明顯的區別，比如從65nm技術節點開始，應力工程成為半導體制造廠用來改進器件性能的主要解決方法。換句話說，應力對器件特性的影響已經變得無法再忽略。事實上，一種本征應力源，淺槽隔離區STI（Shallow?Trench?Isolation），對器件的應力作用越來越顯著，逐漸成為限制器件性能提高的主要因素之一。

研究表明，對于NMOS器件，隨著淺槽隔離區在溝道長度方向產生的對器件的應力增加，溝道載流子遷移率降低，飽和電流減小，因此降低淺槽隔離區對NMOS器件的應力能顯著提高器件性能。而對于PMOS器件，隨著淺槽隔離區在溝道長度方向產生的對器件的應力增加，溝道載流子遷移率反而增大，飽和電流隨之增大，因此提高淺槽隔離區對PMOS器件的應力能顯著提高器件性能。

研究表明，淺槽隔離區STI在器件溝道長度方向上產生的應力與STI區域的寬度成正比的關系，STI區域寬度越大，所產生的對器件的應力就越大，STI應力能降低NMOS器件的性能而提高PMOS器件的性能。

圖1為現有器件結構的一種示意圖，在此結構中器件溝道方向上的STI寬度與器件尺寸相比近似無窮大。此種結構對有源器件的應力最大，因此，對于NMOS器件，其驅動性能最差。而對于PMOS器件，其驅動性能很好，但由于襯底端（B）很遠，器件占用版圖面積很大，也不符合實際電路中的情況。

圖2為另一種器件結構，此結構采用環狀襯底，限制了淺槽隔離區的寬度，其不足之處為，對于NMOS器件，雖然提高了性能，但由于環狀襯底要加P+擴散區還有接觸孔，對每個器件來說都占用了很大的面積。而對于PMOS器件，不僅削弱了器件的性能，也占用了很大的面積。

根據我們的實驗表明：在納米工藝下，NMOS的Idsat對D端STI應力更為敏感，即D端STI產生的應力對NMOS產生了絕大部分的影響，使其Idsat降低得更多，而S端STI應力對NMOS的Idsat的影響則很小，如圖3-5所示。

圖3表示NMOS的柵到源端STI（SA）和漏端STI（SB）的距離同時變化時，其Idsat的改變。從圖中看出，隨著SA和SB同時減小，Idsat降低了大約18%。圖4表示當SA距離固定，逐漸改變SB的大小時，其Idsat的改變。從圖中看出，隨著SB逐漸減小，Idsat降低了大約12%。圖5表示當SB距離固定，逐漸SA的大小時，其Idsat的改變。從圖中看出，隨著SA逐漸減小，Idsat降低了大約3%。因此，對NMOS而言，D端的STI影響力占主要作用。

和NMOS的情況相同，PMOS的Idsat也主要受到D端STI應力的影響，而S端STI應力對PMOS的Idsat的影響則很小。

基于此結論，為了提高NMOS性能，又盡量節約面積，且不削弱PMOS的性能，我們提出了以下器件結構。

發明內容

本發明提供了一種提高有源器件性能且節約器件面積的設計方法。

本發明提供的設計方法所設計的NMOS器件結構為，襯底（B）為條形結構，并將之位于NMOS器件漏端（D）一側。

所述結構NMOS結構中，襯底寬度為所采用工藝的設計規則最小值，B端與D端相隔的距離為所采用工藝的設計規則最小值。

本發明提供的設計方法所設計的PMOS器件結構為，襯底（B）為條形結構，并將之位于PMOS器件漏端（S）一側，

所述結構PMOS結構中，襯底寬度為所采用工藝的設計規則最小值，B端與S端相隔的距離為所采用工藝的設計規則最小值。

本發明所述的設計方法不增加工藝步驟，只是在版圖布局時限定襯底結構和位置。

采用本發明實施例的NMOS器件結構，提高器件性能的同時節約面積。采用本發明實施例的PMOS器件結構，不會削弱器件性能的同時節約面積。

附圖說明

圖1為現有有源器件結構示意圖；

圖2為環狀襯底有源器件的結構示意圖；

圖3為實驗數據：?SA和SB同時變化時，NMOS的Idsat的改變；

圖4為實驗數據：當SA固定，逐漸改變SB時NMOS的Idsat的改變；

圖5為實驗數據：當SB固定，逐漸改變SA時NMOS的Idsat的改變；

圖6為本發明實施例中的NMOS器件結構示意圖；

圖7為本發明實施例中的PMOS器件結構示意圖。