技術領域

本發明涉及一種集成電路工藝，且特別是涉及一種定義深溝槽用的硬掩模層的圖案化方法。

背景技術

為節省電路面積，集成電路工藝中常有將元件形成在基底中的深溝槽中的作法。例如，嵌入式隨機存取存儲器(DRAM)存儲單元的電容器即可形成在基底中的深溝槽中。

由于深溝槽的深度很大，故通常須以硬掩模層定義。此種硬掩模層的材料通常為氮化硅，其圖案化所用的蝕刻氣體含有氟碳氫化合物，如CHF₃、CH₂F₂等。然而，使用此種蝕刻氣體蝕刻硬掩模層時，反應腔壁會有嚴重的聚合物沉積問題，使反應腔室須經常保養。

發明內容

因此，本發明提供一種定義深溝槽用的硬掩模層的圖案化方法。

本發明的定義深溝槽用的硬掩模層的圖案化方法的步驟如下。首先提供基底，其上已形成有隔離結構，再于此該基底上形成硬掩模層。接著于硬掩模層上形成圖案化光致抗蝕劑層，其中有深溝槽開口圖案位于隔離結構上方。然后以圖案化光致抗蝕劑層為掩模，使用不含氫元素的蝕刻氣體蝕刻硬掩模層，以將深溝槽開口圖案轉移至硬掩模層。

在一些實施例中，硬掩模層的材料包括硅化合物。此種硬掩模層的蝕刻氣體可包括全氟碳化物，且可還包括氬氣及氧氣。上述全氟碳化物可選自由四氟化碳(CF₄)、全氟丁烯(C₄F₈)及全氟戊炔(C₅F₈)所組成的族群。上述硅化合物可包括氮化硅。上述硬掩模層可包括第一氮化硅層、第一氮化硅層上的氧化硅緩沖層，以及氧化硅緩沖層上的第二氮化硅層。

采用本發明的定義深溝槽用的硬掩模層的圖案化方法時，由于蝕刻氣體不含氫元素，故聚合物的形成可大幅減少，而可減少反應腔室的保養頻率。

為讓本發明的上述特征和優點能更明顯易懂，下文特舉實施例，并配合附圖作詳細說明如下。

附圖說明

圖1～2為本發明實施例的定義深溝槽用的硬掩模層的圖案化方法的剖面示意圖。

圖3～4為本發明實施例的后續形成深溝槽的步驟的剖面示意圖。

圖5為本發明實施例的后續形成DRAM存儲單元的步驟的剖面示意圖。

附圖標記說明

100：基底???????????????????102：隔離結構

103：墊氧化層???????????????104：硬掩模層

106、110：氮化硅層??????????108：氧化硅緩沖層

116：底抗反射層?????????????118：圖案化光致抗蝕劑層

120、130：深溝槽開口圖案????132：深溝槽

136：絕緣層?????????????????138：外電極

140：介電層?????????????????144：內電極

148：深阱區?????????????????150：絕緣層

152：字線???????????????????154：源/漏極區

156：自對準金屬硅化物層?????158a：接觸窗、共用接觸窗

158b：共用接觸窗

具體實施方式

下文所述的實施例是用以進一步說明本發明，其并非用以限定本發明的范圍。

圖1～2為本發明實施例的定義深溝槽用的硬掩模層的圖案化方法的剖面示意圖。

請參照圖1，首先提供基底100，其上已形成有隔離結構102，以及在隔離結構102的工藝之后余留下來的墊氧化層103。基底100例如為單晶硅基底。隔離結構102例如為淺溝槽隔離(STI)結構，其材料例如是以化學氣相沉積法(CVD)形成的氧化硅。接著于基底100上形成硬掩模層104，其覆蓋隔離結構102及墊氧化層103。硬掩模層104可包括第一氮化硅層106、第一氮化硅層106上的氧化硅緩沖層108，以及氧化硅緩沖層108上的第二氮化硅層110。第一氮化硅層106與第二氮化硅層110厚度可大致相同，例如為1300～1700埃，氧化硅緩沖層108的厚度例如為100～300埃。該硬掩模層104亦可僅含單一氮化硅層。

接著于硬掩模層104上形成底抗反射層(BARC)116與圖案化光致抗蝕劑層118，其中圖案化光致抗蝕劑層118中有深溝槽開口圖案120位于隔離結構102上方。圖案化光致抗蝕劑層118的厚度例如為3900～4500埃。