本發(fā)明涉及一種用于視頻及其類似系統(tǒng)的數(shù)據(jù)延遲電路的多端口存儲器的控制方法。

作為普通多端口存儲器的一個例子，雙端口存儲器(以下稱“兩端口存儲器”)具有一個讀譯碼器和一個寫譯碼器，并且可以在一個周期中執(zhí)行讀處理和寫處理。

本發(fā)明的目的是避免如下問題：即當(dāng)供給存儲器的讀地址和寫地址在周期上彼此不同時，由于讀地址和寫地址相符合(coincidence)而破壞被讀出的數(shù)據(jù)或讀寫同時發(fā)生。

根據(jù)本發(fā)明的一個方面，為實現(xiàn)上述目的提供了一種存儲裝置，包括：

一個差分電路，用于輸出一個信號，該信號值對應(yīng)于輸入讀地址信號與輸入寫地址信號的差值；

一個判定電路，用于當(dāng)上述差分電路的輸入信號值在某預(yù)定值之內(nèi)時該判定電路輸出具有第一電平的判定信號，當(dāng)所述差分電路的輸出信號值超出預(yù)定值時該判定電路輸出具有第二電平的判定信號。

一個地址生成電路，用于接收輸入的寫地址信號，輸入的讀地址信號及其判定信號，并且輸出該電路生成的寫地址和讀地址，其信號差值至少大于預(yù)定值，而不管輸入寫地址信號和輸入讀地址信號間的差值。

一個寫地址譯碼器，用于譯碼生成的寫地址；

一個讀地址譯碼器，用于譯碼生成的讀地址；及

一個存儲器，用于在某地址存儲輸入數(shù)據(jù)，該地址對應(yīng)于寫地址譯碼器產(chǎn)生的輸出及從某地址輸出數(shù)據(jù)，該地址對應(yīng)于讀地址譯碼器產(chǎn)生的輸出。

以上已經(jīng)簡要描述了本申請的各種典型發(fā)明。通過以下描述將能理解本申請的各種發(fā)明及其具體結(jié)構(gòu)。

盡管說明書的結(jié)論是權(quán)利要求書具體地闡明并明確地指出了的，被看作為發(fā)明的主要內(nèi)容，但是可以相信，通過以下描述及參照附圖可以更好地理解本發(fā)明的目的，特征及進(jìn)一步的目的，特征和優(yōu)點。其中：

圖1為兩端口存儲器的邏輯框圖，是本發(fā)明的一個實施例；

圖2是寫地址生成電路的方框圖；

圖3是讀地址生成電路的方框圖；

圖4是地址符合(coincidence)檢測電路8的電路圖；

圖5是地址符合檢測電路15的電路圖；及

圖6是描述兩端口存儲器的時序圖，是本發(fā)明的一個實施例。

下面將參照附圖描述本發(fā)明的最佳實施例。

圖1是示出本發(fā)明的一個實施例的示意方框圖。

兩端口存儲器包括一個差分電路1，一個判定電路2，一個地址生成電路3，一個讀地址譯碼器4，一個寫地址譯碼器5，一個輸入/輸出電路6及一個內(nèi)存或存儲單元7。

差分電路1是用于輸出差分信號的電路，該差分信號表示輸入讀地址與輸入寫地址之差的絕對值。判定電路2是用于輸出判定信號的電路，該判定信號表示差分信號值是否大于某預(yù)定值(本實施例中為2)。具體地說，當(dāng)差分信號值比2大時，判定電路2輸出一個低電平判定信號；當(dāng)差分信號值比2小或相等時輸出一個高電平判定信號。地址生成電路3包括一個讀地址生成電路和一個寫地址生成電路。地址生成電路3是用于根據(jù)輸入讀地址、輸入寫地址、判定信號、差分信號輸出一個生成的讀地址和一個生成的寫地址的電路。輸入/輸出電路6是用于輸入外部數(shù)據(jù)并將其輸出到存儲器7以及輸入存儲器7輸出的數(shù)據(jù)再將其輸出到外部。讀地址譯碼器4是用于將生成的讀地址進(jìn)行譯碼的電路。寫地址譯碼器5是用于將生成的寫地址進(jìn)行譯碼的電路。存儲器7是用于將輸入/輸出電路6的輸出數(shù)據(jù)寫入由寫地址譯碼器5所確定的地址中并將由讀地址譯碼器4所確定的地址中存儲的數(shù)據(jù)輸出。

圖2是寫地址生成電路的電路圖。