本文中闡述了半導體器件及形成半導體器件的方法，旨在形成集成襯底上系統(tǒng)(SoIS)封裝。SoIS封裝包括集成扇出型結(jié)構(gòu)及用于對多個半導體器件進行外部連接的器件重布線結(jié)構(gòu)。集成扇出型結(jié)構(gòu)包括將半導體器件中的兩個半導體器件電耦合在一起的多個局部內(nèi)連器件。在一些例子中，局部內(nèi)連器件可為硅總線、局部硅內(nèi)連線、集成無源器件、集成電壓調(diào)節(jié)器等。可以晶片或面板的形式制作集成扇出型結(jié)構(gòu)，且接著將集成扇出型結(jié)構(gòu)單體化成多個集成扇出型結(jié)構(gòu)。SoIS封裝還可包括連接到集成扇出型結(jié)構(gòu)的中介層，以用于對SoIS封裝進行外部連接。

技術(shù)領(lǐng)域

本發(fā)明實施例涉及一種制造半導體器件的方法。

背景技術(shù)

半導體產(chǎn)業(yè)通過持續(xù)降低最小特征尺寸(minimum feature size)而不斷改善各種電子組件(例如，晶體管、二極管、電阻器、電容器等)的集成密度，此使得更多組件能夠被整合到給定面積中，因此使得更多功能能夠被整合到給定面積中。具有高功能性的集成電路需要許多輸入/輸出(input/output)接墊。然而，在重視小型化的應(yīng)用中，可能需要小的封裝。

集成扇出型(Integrated Fan Out，InFO)封裝技術(shù)正變得日漸普遍，特別是當與晶片級封裝(Wafer Level Packaging，WLP)技術(shù)結(jié)合時，在晶片級封裝技術(shù)中，集成電路被封裝在通常包括重布線層(redistribution layer，RDL)或后鈍化內(nèi)連線(postpassivation interconnect)的封裝中，所述重布線層或后鈍化內(nèi)連線用于對封裝的接觸接墊進行扇出型配線(fan-out wiring)，以使可以比集成電路的接觸接墊大的節(jié)距來進行電接觸。此種所得封裝結(jié)構(gòu)(例如，系統(tǒng)級封裝(System-in-Package，SiP))以相對低的成本來提供高功能密度以及提供高效能封裝。

發(fā)明內(nèi)容

本發(fā)明實施例提供一種制造半導體器件的方法，包括以下步驟。在載體之上形成第一重布線層。將第一內(nèi)連器件貼合到第一重布線層。在第一重布線層之上形成第一穿孔。將第一穿孔及第一內(nèi)連器件嵌置在模塑化合物中。在第一內(nèi)連器件、第一穿孔及模塑化合物之上形成第二重布線層，第一穿孔電耦合到第二重布線層。形成第三重布線層，所述第三重布線層鄰近所述第一重布線層且與所述第一內(nèi)連器件、所述第一穿孔及所述模塑化合物相對地設(shè)置。在第三重布線層上形成第一外部器件接觸件。在第三重布線層上形成第二外部器件接觸件，第一內(nèi)連器件將第一外部器件接觸件電耦合到第二外部器件接觸件。

附圖說明

結(jié)合附圖閱讀以下詳細說明，會最好地理解本公開的各個方面。應(yīng)注意，根據(jù)本行業(yè)中的標準慣例，各種特征并非按比例繪制。事實上，為使論述清晰起見，可任意增大或減小各種特征的尺寸。

圖1到圖8示出根據(jù)一些實施例的在形成器件連接結(jié)構(gòu)中的中間階段的剖視圖。

圖9示出根據(jù)一些實施例的剝離載體襯底以及將器件連接結(jié)構(gòu)貼合到載體膠帶。

圖10示出根據(jù)一些實施例的將內(nèi)連結(jié)構(gòu)貼合到器件連接結(jié)構(gòu)。

圖11示出根據(jù)一些實施例的使用器件連接結(jié)構(gòu)及內(nèi)連結(jié)構(gòu)形成呈晶片形式的器件重布線模塊。

圖12示出將晶片拆卸并單體化成多個器件重布線模塊且將多個半導體器件放置在器件重布線模塊之上。

圖13示出根據(jù)一些實施例的封裝器件。

圖14示出根據(jù)一些其他實施例的封裝器件。

圖15示出根據(jù)特定實施例的集成襯底上系統(tǒng)(system on integratedsubstrate，SoIS)封裝的平面圖。

圖16示出根據(jù)一些實施例的形成呈面板形式的器件連接結(jié)構(gòu)。

具體實施方式