[發(fā)明專利]一種數(shù)據(jù)傳輸方法及FPGA云平臺在審
| 申請?zhí)枺?/td> | 202011035640.8 | 申請日： | 2020-09-27 |
| 公開（公告）號： | CN112087471A | 公開（公告）日： | 2020-12-15 |
| 發(fā)明（設(shè)計(jì)）人： | 王江為;王媛麗;張靜東;闞宏偉;劉鈞鍇 | 申請（專利權(quán)）人： | 山東云海國創(chuàng)云計(jì)算裝備產(chǎn)業(yè)創(chuàng)新中心有限公司 |
| 主分類號： | H04L29/06 | 分類號： | H04L29/06;H04L29/08;H04L12/911 |
| 代理公司： | 北京集佳知識產(chǎn)權(quán)代理有限公司 11227 | 代理人： | 劉曉菲 |
| 地址： | 250001 山東省濟(jì)南市中國（山東）自由貿(mào)*** | 國省代碼： | 山東;37 |
| 權(quán)利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 一種 數(shù)據(jù)傳輸 方法 fpga 平臺 | ||
1.一種數(shù)據(jù)傳輸方法，應(yīng)用于FPGA云平臺，包括：
通過所述FPGA云平臺中的云平臺管理服務(wù)器獲取數(shù)據(jù)加速處理請求，并根據(jù)所述數(shù)據(jù)加速處理請求配置FPGA資源池和所述FPGA資源池中各個FPGA加速卡之間的路由信息；
通過所述FPGA資源池對應(yīng)的加速主機(jī)獲取所述數(shù)據(jù)加速處理請求對應(yīng)的待加速數(shù)據(jù)，并通過所述加速主機(jī)上的PCIE接口將所述待加速數(shù)據(jù)傳輸?shù)剿鯢PGA資源池中的第一FPGA加速卡的加速單元；
通過所述第一FPGA加速卡的加速單元對所述待加速數(shù)據(jù)進(jìn)行加速，得到第一加速數(shù)據(jù)，并通過網(wǎng)絡(luò)和所述第一FPGA加速卡的MAC接口將所述第一加速數(shù)據(jù)傳輸?shù)剿鯢PGA資源池中的第二FPGA加速卡的加速單元，其中，所述第二FPGA加速卡為所述路由信息中與所述第一FPGA加速卡相連的下一個FPGA加速卡；
通過所述第二FPGA加速卡的加速單元對所述第一加速數(shù)據(jù)進(jìn)行加速，并根據(jù)所述路由信息將第二加速數(shù)據(jù)傳輸?shù)剿龅诙﨔PGA加速卡的下一個FPGA加速卡；
直至加速完成，通過完成加速的FPGA加速卡將加速完成的目標(biāo)數(shù)據(jù)返回所述第一FPGA加速卡，并通過所述第一FPGA加速卡將所述目標(biāo)數(shù)據(jù)傳輸回所述加速主機(jī)。
2.根據(jù)權(quán)利要求1所述的數(shù)據(jù)傳輸方法，其特征在于，所述通過所述FPGA云平臺中的云平臺管理服務(wù)器獲取數(shù)據(jù)加速處理請求，并根據(jù)所述數(shù)據(jù)加速處理請求配置FPGA資源池和所述FPGA資源池中各個FPGA加速卡之間的路由信息，包括：
通過所述FPGA云平臺中的云平臺管理服務(wù)器獲取數(shù)據(jù)加速處理請求；
根據(jù)所述數(shù)據(jù)加速處理請求確定出待分配FPGA加速卡，其中，所述待分配加速卡中包括與所述加速主機(jī)連接的所述第一FPGA加速卡；
將所述待分配FPGA加速卡作為FPGA資源池；
根據(jù)所述FPGA資源池中的FPGA加速卡數(shù)量確定所述待加速數(shù)據(jù)對應(yīng)的加速層級，并配置所述待分配FPGA加速卡之間的路由信息。
3.根據(jù)權(quán)利要求2所述的數(shù)據(jù)傳輸方法，其特征在于，所述根據(jù)所述數(shù)據(jù)加速處理請求確定出待分配FPGA加速卡，包括：
根據(jù)所述數(shù)據(jù)加速處理請求確定出待分配FPGA加速卡數(shù)量；
從所述FPGA云平臺中空閑的FPGA加速卡中確定出數(shù)量與所述待分配FPGA加速卡數(shù)量相同的待分配FPGA加速卡。
4.根據(jù)權(quán)利要求1所述的數(shù)據(jù)傳輸方法，其特征在于，所述通過所述第二FPGA加速卡的加速單元對所述第一加速數(shù)據(jù)進(jìn)行加速，并根據(jù)所述路由信息將第二加速數(shù)據(jù)傳輸?shù)剿龅诙﨔PGA加速卡的下一個FPGA加速卡，包括：
通過所述第二FPGA加速卡的加速單元對所述第一加速數(shù)據(jù)進(jìn)行加速，得到第二加速數(shù)據(jù)；
通過所述網(wǎng)絡(luò)和所述第二FPGA加速卡上的MAC接口將所述第二加速數(shù)據(jù)傳輸?shù)剿雎酚尚畔⒅信c所述第二FPGA加速卡相連的下一個FPGA加速卡。
5.根據(jù)權(quán)利要求1至4任一項(xiàng)所述的數(shù)據(jù)傳輸方法，其特征在于，所述通過所述第一FPGA加速卡將所述目標(biāo)數(shù)據(jù)傳輸回所述加速主機(jī)，包括：
通過所述第一FPGA加速卡上的MAC接口獲取所述目標(biāo)數(shù)據(jù)；
通過所述第一FPGA加速卡上的PCIE接口直接將所述目標(biāo)數(shù)據(jù)傳輸?shù)剿黾铀僦鳈C(jī)。
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