[發明專利]一種磁盤控制器在審
| 申請號: | 202010698223.5 | 申請日: | 2020-07-20 |
| 公開(公告)號: | CN112083878A | 公開(公告)日: | 2020-12-15 |
| 發明(設計)人: | 張杰 | 申請(專利權)人: | 上海步沫自動化設備有限公司 |
| 主分類號: | G06F3/06 | 分類號: | G06F3/06;G06F11/22 |
| 代理公司: | 暫無信息 | 代理人: | 暫無信息 |
| 地址: | 200120 上海市金*** | 國省代碼: | 上海;31 |
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| 摘要: | |||
| 搜索關鍵詞: | 一種 磁盤 控制器 | ||
1.一種磁盤控制器,包括第一主板、第二主板和第三主板,其特征在于:所述第一主板包括命令解析模塊、UDMA模式選擇模塊、雙時鐘發生器、時鐘切換模塊,所述命令解析模塊用于接收檢測命令,所述UDMA模式選擇模塊用于設置相應的時鐘模式,送到時鐘切換模塊,所述雙時鐘發生器,用于同時發出100M和133M頻率的兩種時鐘信號,送到所述時鐘切換模塊,所述時鐘切換模塊用于根據所述UDMA模式選擇模塊發來的時鐘模式,選擇100M/133M中的一個時鐘信號,并設定基準時鐘的倍數值;
所述第二主板包括CPU、主控接口控制器、閃存控制器和緩存模塊,所述CPU與所述主控接口控制器、所述閃存控制器和所述緩存模塊相連接,用于控制所述第三主板的工作,所述主控接口控制器與外部主機相連接,用于與外部主機進行數據傳輸,所述緩存模塊采用SRAM,用于緩存所述主控接口控制器接收的數據,所述閃存控制器與FLASH相連接,用于將所述緩存模塊中的數據存儲至FLASH中;
所述第三主板包括SRAM控制器、數據緩沖區、寄存器控制器、配置和狀態寄存器、子通道控制器、ECC硬件糾錯邏輯、檢驗模塊、帶外數據處理模塊、NAND閃存接口,所述SRAM控制器連接控制所述數據緩沖區,所述SRAM控制器連接所述ECC硬件糾錯邏輯,所述ECC硬件糾錯邏輯連接NAND閃存接口,所述寄存器控制器連接控制所述配置和狀態寄存器,所述配置和狀態寄存器連接所述子通道控制器,所述配置和狀態寄存器連接所述NAND閃存接口,所述檢驗模塊連接所述帶外數據處理模塊,所述帶外數據處理模塊連接所述NAND閃存接口。
2.根據權利要求1所述的一種磁盤控制器,其特征在于:所述UDMA模式選擇模塊發來的時鐘模式中設定的基準時鐘倍數值包括UDMA6 133M 2、UDMA5 100M 2、UDMA4 133M 4、UDMA4 100M 3、UDMA3 133M 6、UDMA2 133M 8、UDMA2 100M 6、UDMA1 100M 8、UDMA0 133M16、UDMA0 100M 12。
3.根據權利要求1所述的一種磁盤控制器,其特征在于:所述第二主板還包括緩存控制器,所述緩存控制器與所述CPU、所述主控接口控制器、所述閃存控制器和所述緩存模塊相連接,所述緩存控制器用于根據所述CPU的指令控制所述緩存模塊。
4.根據權利要求1所述的一種磁盤控制器,其特征在于:所述緩存控制器與所述緩存模塊之間采用AXI總線,所述主控接口控制器采用PCEI、SATA或SAS接口。
5.根據權利要求1所述的一種磁盤控制器,其特征在于:所述數據緩沖區為4個4K字節的數據緩沖區,4個4K字節的數據緩沖區可以接收來自所述NAND閃存接口的數據,所述SRAM控制器能夠對4個4K字節的數據緩沖區進行操作。
6.根據權利要求1所述的一種磁盤控制器,其特征在于:所述NAND閃存接口連接至NAND閃存芯片,所述配置和狀態寄存器中配置其支持對NAND閃存芯片的two-plane操作,調整發送給NAND閃存芯片的微指令,根據不同的NAND閃存芯片調整相應的時序信息。
7.根據權利要求1所述的一種磁盤控制器,其特征在于:所述帶外數據處理模塊用于存放所述NAND閃存接口的每一個NAND閃存物理頁中對應的映射信息和功能信息,所述校驗模塊用于校驗所述帶外數據處理模塊的信息錯誤。
8.根據權利要求1所述的一種磁盤控制器,其特征在于:所述ECC硬件糾錯邏輯用于對所述數據緩沖區中的數據做解碼校驗,糾正數據錯誤,所述ECC硬件糾錯邏輯支持1K數據中8/12/16/24bit可配置的BCH硬件糾錯。
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