提供半導體存儲器件和操作半導體存儲器件的方法。所述半導體存儲器件包括存儲單元陣列、糾錯碼(ECC)引擎、輸入/輸出(I/O)選通電路和控制邏輯電路。所述存儲單元陣列包括數據區域和奇偶校驗區域。所述I/O選通電路連接到所述ECC引擎和所述存儲單元陣列。所述控制邏輯電路通過對從存儲控制器接收到的命令進行譯碼來生成控制信號。所述ECC引擎被配置為基于與第一命令相關聯的第一寫入數據生成第一奇偶校驗數據。所述控制邏輯電路還被配置為基于繼所述第一命令之后的第二命令的接收定時和參考時間間隔，調整第一寫入定時，以將所述第一奇偶校驗數據寫入所述奇偶檢驗區域。

相關申請的交叉引用

本申請要求于2019年5月22日在韓國知識產權局提交的韓國專利申請No.10-2019-0059967的優先權，其全部公開內容通過引用合并于此。

技術領域

與本發明構思的示例實施例一致的設備和方法涉及存儲器，更具體地，涉及半導體存儲器件和操作半導體存儲器件的方法。

背景技術

半導體存儲器件可以分為諸如例如閃存器件的非易失性存儲器件或者諸如例如動態隨機存取存儲器(DRAM)的易失性存儲器件。DRAM的高速操作和成本效率使得DRAM可以用于系統存儲器。為了從其制造過程中獲得更高的產量，與半導體存儲器件相關聯的制造工藝的尺寸一直在縮小，因此，DRAM中的存儲單元的位錯誤一直在增加。因此，需要改善半導體存儲器件的集成度。

發明內容

根據本發明構思的示例實施例，一種半導體存儲器件包括存儲單元陣列、糾錯碼(ECC)引擎、輸入/輸出(I/O)選通電路和控制邏輯電路。所述存儲單元陣列包括數據區域和奇偶校驗區域。所述I/O選通電路連接到所述ECC引擎和所述存儲單元陣列。所述控制邏輯電路被配置為通過對從所述存儲控制器接收到的命令進行譯碼來生成控制信號。所述ECC引擎被配置為基于與第一命令相關聯的第一寫入數據生成第一奇偶校驗數據。所述控制邏輯電路還被配置為：基于繼所述第一命令之后的第二命令的接收定時和參考時間間隔，調整將所述第一奇偶校驗數據寫入所述奇偶檢驗區域中的第一寫入定時。

根據本發明構思的示例實施例，一種半導體存儲器件包括存儲單元陣列、糾錯碼(ECC)引擎、輸入/輸出(I/O)選通電路、控制邏輯電路、地址先入先出(FIFO)緩沖器和奇偶校驗FIFO緩沖器。所述存儲單元陣列包括數據區域和奇偶校驗區域。所述I/O選通電路連接到所述ECC引擎和所述存儲單元陣列。所述控制邏輯電路被配置為通過對從所述存儲控制器接收到的命令進行譯碼來生成控制信號。所述地址FIFO緩沖器被配置為存儲用于訪問所述奇偶校驗區域的列地址。所述奇偶校驗FIFO緩沖器被配置為存儲第一奇偶校驗數據。所述ECC引擎被配置為基于與所述第一命令相關聯的第一寫入數據生成所述第一奇偶校驗數據。所述控制邏輯電路還被配置為控制所述I/O選通電路、所述地址FIFO緩沖器和所述奇偶校驗FIFO緩沖器，使得：基于相同的列地址，所述第一寫入數據在第一時間被寫入所述數據區域，所述第一奇偶校驗數據在繼所述第一時間之后的第二時間被寫入所述奇偶校驗區域。

根據本發明構思的示例實施例，提供了一種操作半導體存儲器件的方法，所述半導體存儲器件包括：包括數據區域和奇偶校驗區域的存儲單元陣列、糾錯碼(ECC)引擎和控制所述ECC引擎的控制邏輯電路。在所述方法中，所述控制邏輯電路從存儲控制器接收第一命令和第一地址。在基于與所述第一命令相關聯的寫入數據生成第一奇偶校驗數據的同時，所述ECC引擎將所述寫入數據寫入所述數據區域的目標頁中，以及基于來自所述存儲控制器的第二命令的接收定時，所述控制邏輯電路調整第一寫入定時，以將所述第一奇偶校驗數據寫入所述奇偶校驗區域。