本發(fā)明揭示了一種隔離電容及隔離電路，所述隔離電容包括襯底、位于襯底上的介質層、及位于介質層上的電極線，所述電極線包括間隔設置的第一電極線和第二電極線，所述隔離電容通過第一電極線和/或第二電極線與外部芯片或系統(tǒng)電性連接以實現(xiàn)電氣隔離。本發(fā)明隔離電容中襯底上設置有介質層，兩級均設置于介質層表面，減小了極板之間的寄生電容，減小了AC信號傳輸過程中的衰減著，可以實現(xiàn)背靠背的增強型隔離；隔離電壓的大小可通過改變兩個電極線之間的間距實現(xiàn)，無需改變制備工藝，大大降低了工藝成本。

技術領域

本發(fā)明屬于隔離電路技術領域，具體涉及一種隔離電容及隔離電路。

背景技術

隔離電容尤其是高壓電容隔離電路，被越來越多地應用于處于不同電壓域的芯片或系統(tǒng)間的信號傳輸，它可以提供兩個或多個芯片或系統(tǒng)間高達幾千伏的電氣隔離，實現(xiàn)不同電壓域之間的“地”隔離，提高芯片或系統(tǒng)的可靠性。

高壓電容隔離電路通常由發(fā)送器(TX)、接收器(RX)和高壓隔離電容構成，其中高壓隔離電容用于完成交流信號的傳輸，同時阻擋直流信號的通過，從而實現(xiàn)高壓隔離。

高壓隔離電容通常是在現(xiàn)有成熟CMOS工藝的基礎上，通過提高不同金屬層間的介質厚度實現(xiàn)，這會大大提高工藝實現(xiàn)的難度，增加了芯片的厚度，提升工藝成本；同時介質層厚度的增加，也顯著降低了單位面積的電容大小，因此需要實現(xiàn)一定的電容值就需要增大電容的面積，提高了芯片成本。

參圖1所示為現(xiàn)有技術中隔離電路的示意圖，其包括第一芯片10’和第二芯片20’，第一芯片10’上集成有若干信號發(fā)送單元11’(或信號接收單元)及第一隔離電容31’，第二芯片20’上集成有若干信號接收單元21’(或信號發(fā)送單元)及第二隔離電容32’，不同電壓域中的兩個隔離電容(第一隔離電容31’和第二隔離電容32’)通過Bonding線電性連接，從而實現(xiàn)背靠背的電容串接增強型隔離。

參圖2所示為隔離電容(第一隔離電容31’或第二隔離電容32’)的結構示意圖，其由下而上依次包括襯底301’、下極板302’、介質層303’及上極板304’，高壓隔離電容則可通過增加下極板和上極板之間介質層303’的厚度來實現(xiàn)。

現(xiàn)有技術的高壓隔離電容的制備方法，通常是在標準CMOS工藝的基礎上，通過上下兩層金屬形成高壓隔離電容的上、下極板，并通過增大上極板和下極板之間介質層厚度，以實現(xiàn)高的隔離電壓等級。這一方法存在以下兩個缺點：

1、電容的上、下極板與襯底間存在較大的寄生電容，會使傳輸?shù)腁C信號產生比較大的衰減；

2、要實現(xiàn)更高的隔離電壓等級，就必須進一步增加介質層的厚度，這就需要調整制造工藝，實現(xiàn)難度較大，且周期長、成本高。

因此，針對上述技術問題，有必要提供一種隔離電容及隔離電路。

發(fā)明內容

本發(fā)明的目的在于提供一種隔離電容及隔離電路，以降低極板之間的寄生電容，減小信號的傳輸衰減。

為了實現(xiàn)上述目的，本發(fā)明一實施例提供的技術方案如下：

一種隔離電容，所述隔離電容包括襯底、位于襯底上的介質層、及位于介質層上的電極線，所述電極線包括間隔設置的第一電極線和第二電極線，所述隔離電容通過第一電極線和/或第二電極線與外部芯片或系統(tǒng)電性連接以實現(xiàn)電氣隔離。

一實施例中，所述第一電極線和第二電極線呈梳狀交叉分布。

一實施例中，所述第一電極線包括第一主電極線及若干與第一主電極線電性連接的第一分電極線，第二電極線包括第二主電極線及若干與第二主電極線電性連接的第二分電極線。

一實施例中，所述第一主電極線和第一分電極線垂直分布，第二主電極線和第二分電極線垂直分布。

一實施例中，所述第一電極線和第二電極線之間為等間距或非等間距分布。