[發明專利]一種通訊型編碼器反饋位置估計方法及系統在審
| 申請號： | 201911152631.4 | 申請日： | 2019-11-22 |
| 公開（公告）號： | CN111025960A | 公開（公告）日： | 2020-04-17 |
| 發明（設計）人： | 陳陽 | 申請（專利權）人： | 深圳市微秒控制技術有限公司 |
| 主分類號： | G05B19/042 | 分類號： | G05B19/042 |
| 代理公司： | 深圳市蘭鋒知識產權代理事務所(普通合伙) 44419 | 代理人： | 朱志紅 |
| 地址： | 518000 廣東省深圳市光明新區公明辦*** | 國省代碼： | 廣東;44 |
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| 摘要： | |||
| 搜索關鍵詞： | 一種 通訊 編碼器 反饋 位置 估計 方法 系統 | ||
1.一種通訊型編碼器反饋位置估計方法，其特征在于，該方法基于一系統實現，所述系統包括有編碼器(1)、FPGA處理器(2)和CPU處理器(3)，所述FPGA處理器(2)包括有編碼器通訊模塊(20)、周期通訊時間計數器(21)、周期位置增量寄存器(22)、位置預測時鐘增量寄存器(23)和位置預測寄存器(24)，所述方法包括如下步驟：
步驟S1，所述編碼器通訊模塊(20)與所述編碼器(1)建立通訊，讀取每個FPGA周期內的編碼器位置數據，并在每次讀取編碼器位置數據之后，執行：
步驟S1.0，將當前讀取的編碼器位置數據與上一FPGA周期讀取的編碼器位置數據作差分處理，得出編碼器位置增量數據并且寫入周期位置增量寄存器(22)；
步驟S1.1，發出一個FPGA周期通訊完成信號；
步驟S1.2，將當前讀取的編碼器位置數據更新到所述位置預測寄存器(24)；
步驟S2，所述周期通訊時間計數器(21)在每個FPGA時鐘周期完成后加1，并且當所述FPGA周期通訊完成信號到來時，鎖存當前的周期通訊時間計數器值，然后所述周期通訊時間計數器(21)復位清零并再次開始計數；
步驟S3，所述CPU處理器(3)在收到所述FPGA周期通訊完成信號時，讀取所述周期通訊時間計數器(21)和所述周期位置增量寄存器(22)的值，將所述編碼器位置增量數據除以周期通訊時間計數器值，得出每個FPGA周期內的編碼器位置增量數據，將所述編碼器位置增量數據寫入所述位置預測時鐘增量寄存器(23)；
步驟S4，所述CPU處理器(3)在處理過程中的每個FPGA周期內，判斷本FPGA周期內是否收到所述FPGA周期通訊完成信號，若是，則將當前讀取的編碼器位置數據寫入所述位置預測寄存器(24)；若無，則將所述位置預測時鐘增量寄存器(23)內的數據與所述位置預測寄存器(24)內的數據相加后更新到所述位置預測寄存器(24)；
步驟S5，所述系統需要編碼器位置數據時，直接調用所述位置預測寄存器(24)內的編碼器位置預測數據。
2.如權利要求1所述的通訊型編碼器反饋位置估計方法，其特征在于，所述位置預測時鐘增量寄存器(23)包括有位置預測時鐘增量整數部分寄存器(230)和位置預測時鐘增量小數部分寄存器(231)，所述步驟S3包括：
步驟S3.0，將所述編碼器位置增量數據的整數部分寫入至所述位置預測時鐘增量整數部分寄存器(230)；
步驟S3.1，將所述編碼器位置增量數據的小數部分寫入至所述位置預測時鐘增量小數部分寄存器(231)。
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