本申請公開了用于向量緊縮有符號值的乘法和累加的系統、裝置和方法。描述了處理器中的用于有符號數據值的乘法和累加的系統、裝置和方法的實施例。例如，執行電路執行經解碼的指令以：將來自第一和第二緊縮數據源操作數中的多個緊縮數據元素位置的所選擇的有符號數據值相乘以生成多個第一有符號結果值；對多個第一有符號結果值求和以生成一個或多個第二有符號結果值；將一個或多個有符號結果值與來自目的地操作數的一個或多個數據值累加以生成一個或多個第三有符號結果值；以及將一個或多個第三有符號結果值存儲在目的地操作數中的一個或多個緊縮數據元素位置中。

技術領域

本發明的實施例涉及計算機處理器架構的領域。更具體地，實施例涉及在被執行時引起向量緊縮有符號數據值的乘法和累加的指令。

背景技術

指令集或指令集架構(ISA)是計算機架構中涉及編程的部分，包括原生數據類型、指令、寄存器架構、尋址模式、存儲器架構、中斷和異常處置、以及外部輸入和輸出(I/O)。在此，術語“指令”一般是指宏指令——即，提供給處理器供執行的指令——而不是作為由處理器的解碼器對宏指令解碼而產生的結果的微指令或微操作。微指令或微操作可以被配置成用于指示處理器上的執行單元執行操作以實現與宏指令相關聯的邏輯。

ISA與微架構不同，微架構是用于實現指令集的處理器設計技術的集合。具有不同微架構的處理器可以共享公共指令集。例如，奔騰4(Pentium 4)處理器、酷睿^TM(Core^TM)處理器、以及來自加利福尼亞州桑尼威爾(Sunnyvale)的超微半導體有限公司(Advanced Micro Devices,Inc.)的多個處理器實現幾乎相同版本的x86指令集(具有已隨更新的版本加入的一些擴展)，但具有不同的內部設計。例如，ISA的相同寄存器架構在不同的微架構中可使用公知的技術以不同方法來實現，包括專用物理寄存器、使用寄存器重命名機制(例如，使用寄存器別名表(RAT)、重排序緩沖器(ROB)和引退寄存器堆)的一個或多個動態分配的物理寄存器。除非另外指定，否則短語“寄存器架構”、“寄存器堆”和“寄存器”在本文中用于指代對軟件/編程者以及對指令指定寄存器的方式可見的寄存器架構、寄存器堆和寄存器。在需要區分的情況下，形容詞“邏輯的”、“架構的”，或“軟件可見的”將用于指示寄存器架構中的寄存器/寄存器堆，而不同的形容詞將用于指定給定微架構中的寄存器(例如，物理寄存器、重排序緩沖器、引退寄存器、寄存器池)。

乘法-累加是常用的計算兩個數的乘積并將該乘積加到累加值的數字信號處理操作。現有的單指令多數據(SIMD)微架構通過執行指令序列來實現乘法-累加操作。例如，可利用乘法指令、隨后是4路加法、并且然后是與目的地四字數據的累加以生成兩個64位飽和結果來執行乘法-累加。這導致較低的性能，因為對每個操作運行這些指令序列。

附圖說明

通過參考用來說明本發明的實施例的以下描述和附圖，可最好地理解本發明。在附圖中：

圖1圖示根據實施例的向量緊縮有符號乘法和累加指令的示例性執行；

圖2圖示根據實施例的由處理器執行的用于處理乘法和累加指令的方法的實施例；

圖3A-3C圖示示例性指令格式；

圖4是根據本發明的一個實施例的寄存器架構的框圖；

圖5A-5B圖示有序流水線和有序核；

圖6A-6B圖示更具體的示例性有序核架構的框圖，該核將是芯片中的若干邏輯塊之一(包括相同類型和/或不同類型的其他核)；

圖7是根據本發明的實施例的可具有超過一個的核、可具有集成存儲器控制器、并且可具有集成圖形器件的處理器的框圖；

圖8-11是示例性計算機架構的框圖；以及

圖12是根據本發明的實施例的對照使用軟件指令轉換器將源指令集中的二進制指令轉換成目標指令集中的二進制指令的框圖。