[發(fā)明專利]用于算術(shù)遞歸的系統(tǒng)、裝置和方法在審
| 申請?zhí)枺?/td> | 201810001930.7 | 申請日: | 2018-01-02 |
| 公開(公告)號: | CN108268244A | 公開(公告)日: | 2018-07-10 |
| 發(fā)明(設(shè)計)人: | R·K·V·馬拉迪;E·烏爾德-阿邁德-瓦爾 | 申請(專利權(quán))人: | 英特爾公司 |
| 主分類號: | G06F7/57 | 分類號: | G06F7/57;G06F12/0811;G06F12/1027 |
| 代理公司: | 上海專利商標事務(wù)所有限公司 31100 | 代理人: | 何焜;黃嵩泉 |
| 地址: | 美國加利*** | 國省代碼: | 美國;US |
| 權(quán)利要求書: | 查看更多 | 說明書: | 查看更多 |
| 摘要: | |||
| 搜索關(guān)鍵詞: | 緊縮 數(shù)據(jù)元素位置 操作數(shù) 數(shù)據(jù)源 算術(shù)操作 遞歸 算術(shù) 指令 結(jié)果存儲 算術(shù)電路 解碼 低位置 廣播 電路 申請 | ||
本申請公開了用于算術(shù)遞歸的系統(tǒng)、裝置和方法。例如,執(zhí)行電路執(zhí)行經(jīng)解碼的指令以將來自第一緊縮數(shù)據(jù)源操作數(shù)的最低有效緊縮數(shù)據(jù)元素位置的數(shù)據(jù)值廣播到多個算術(shù)電路,并且對于第二緊縮數(shù)據(jù)源操作數(shù)的不同于最低有效緊縮數(shù)據(jù)元素位置的每個緊縮數(shù)據(jù)元素位置,對來自第二緊縮數(shù)據(jù)源操作數(shù)的該緊縮數(shù)據(jù)元素位置的數(shù)據(jù)值和來自第二緊縮數(shù)據(jù)源操作數(shù)的具有更低位置有效性的緊縮數(shù)據(jù)元素位置的所有數(shù)據(jù)值與來自第一緊縮數(shù)據(jù)源操作數(shù)的最低有效緊縮數(shù)據(jù)元素位置的經(jīng)廣播的數(shù)據(jù)值執(zhí)行由指令定義的算術(shù)操作,并且將每個算術(shù)操作的結(jié)果存儲在緊縮數(shù)據(jù)目的地操作數(shù)的與第二緊縮數(shù)據(jù)源操作數(shù)的最高有效緊縮數(shù)據(jù)元素位置對應(yīng)的緊縮數(shù)據(jù)元素位置中。
技術(shù)領(lǐng)域
本發(fā)明的領(lǐng)域一般涉及計算機處理器架構(gòu),更具體地涉及在執(zhí)行時導(dǎo)致特定結(jié)果的指令。
背景技術(shù)
應(yīng)用和基準測試程序通常具有不能被向量化的遞歸循環(huán),因為這種執(zhí)行使得對循環(huán)的連續(xù)迭代的計算重疊,并且在一個迭代中計算的值不可用于后續(xù)迭代。以下是這種循環(huán)的示例:
for(i=1...N)
a[i]=a[i-1]+b[i]
這種循環(huán)存在于許多真實世界的應(yīng)用中,諸如天氣電碼。
附圖說明
在所附附圖中以示例方式而非限制方式說明本發(fā)明,在附圖中,類似的參考標號指示類似的元件,其中:
圖1示出對算術(shù)遞歸指令的示例性執(zhí)行;
圖2示出對算術(shù)遞歸指令的示例性執(zhí)行;
圖3示出對算術(shù)遞歸指令的示例性執(zhí)行;
圖4(A)-(B)分別示出用于遞歸操作的先前方法以及利用本文詳述的指令的實施例;
圖5示出用于處理諸如算術(shù)遞歸指令的指令的硬件的實施例;
圖6示出由處理器執(zhí)行的用于處理算術(shù)遞歸指令的方法的實施例;
圖7A-B是示出根據(jù)本發(fā)明的實施例的通用向量友好指令格式及其指令模板的框圖;
圖8A是示出根據(jù)本發(fā)明的實施例的示例性專用向量友好指令格式的框圖;
圖8B是示出根據(jù)本發(fā)明的一個實施例的構(gòu)成完整操作碼字段774的具有專用向量友好指令格式800的字段的框圖;
圖8C是示出根據(jù)本發(fā)明的一個實施例的構(gòu)成寄存器索引字段744的具有專用向量友好指令格式800的字段的框圖;
圖8D是示出根據(jù)本發(fā)明的一個實施例的構(gòu)成擴充操作字段750的具有專用向量友好指令格式800的字段的框圖;
圖9是根據(jù)本發(fā)明的一個實施例的寄存器架構(gòu)900的框圖;
圖10A是示出根據(jù)本發(fā)明的實施例的示例性有序流水線以及示例性寄存器重命名的亂序發(fā)布/執(zhí)行流水線兩者的框圖;
圖10B是示出根據(jù)本發(fā)明的實施例的要包括在處理器中的有序架構(gòu)核的示例性實施例和示例性的寄存器重命名的亂序發(fā)布/執(zhí)行架構(gòu)核的框圖;
圖11A-B示出更具體的示例性有序核架構(gòu)的框圖,該核將是芯片中的若干邏輯塊之一(包括相同類型和/或不同類型的其他核);
圖12是根據(jù)本發(fā)明的實施例的可具有一個以上核、可具有集成存儲器控制器、并且可具有集成圖形器件的處理器1200的框圖;
圖13示出根據(jù)本發(fā)明的一個實施例的系統(tǒng)的框圖;
圖14是根據(jù)本發(fā)明的實施例的更具體的第一示例性系統(tǒng)的框圖;
圖15是根據(jù)本發(fā)明的實施例的更具體的第二示例性系統(tǒng)的框圖;
該專利技術(shù)資料僅供研究查看技術(shù)是否侵權(quán)等信息,商用須獲得專利權(quán)人授權(quán)。該專利全部權(quán)利屬于英特爾公司,未經(jīng)英特爾公司許可,擅自商用是侵權(quán)行為。如果您想購買此專利、獲得商業(yè)授權(quán)和技術(shù)合作,請聯(lián)系【客服】
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