在一個(gè)實(shí)施例中，處理器包括：核，核具有用于取出指令的取出邏輯、用于對(duì)第一持久存儲(chǔ)器預(yù)取指令進(jìn)行解碼并且將經(jīng)解碼的第一持久存儲(chǔ)器預(yù)取指令提供給控制邏輯的解碼邏輯。進(jìn)而，控制邏輯用于實(shí)現(xiàn)對(duì)第一持久存儲(chǔ)器預(yù)取指令請(qǐng)求的數(shù)據(jù)的預(yù)取以及將數(shù)據(jù)存儲(chǔ)在處理器外部的位置中。描述了并要求保護(hù)其他實(shí)施例。

技術(shù)領(lǐng)域

本公開涉及處理邏輯、微處理器以及相關(guān)聯(lián)的指令集架構(gòu)領(lǐng)域，當(dāng)由處理器或其他處理邏輯執(zhí)行該指令集架構(gòu)時(shí)，該指令集架構(gòu)執(zhí)行邏輯、數(shù)學(xué)或其他功能性操作。

背景技術(shù)

許多計(jì)算設(shè)備，從智能電話到大型服務(wù)器計(jì)算機(jī)，具有范圍從處理器內(nèi)部的存儲(chǔ)到遠(yuǎn)程地聯(lián)網(wǎng)的存儲(chǔ)的存儲(chǔ)的層級(jí)結(jié)構(gòu)。典型地，層級(jí)結(jié)構(gòu)的每一層具有較大容量。然而，這些較大存儲(chǔ)位于與一個(gè)或多個(gè)處理器更遠(yuǎn)的位置，并且因此遭受增加的等待時(shí)間。

引入了使持久存儲(chǔ)能具有高容量的新的存儲(chǔ)器技術(shù)以在許多不同的計(jì)算機(jī)系統(tǒng)類型中使用。然而，預(yù)期持久存儲(chǔ)器(PM)的等待時(shí)間會(huì)更長。這可能負(fù)面地影響應(yīng)用的性能。

附圖簡述

圖1A是根據(jù)本公開的實(shí)施例的示例性計(jì)算機(jī)系統(tǒng)的框圖，該計(jì)算機(jī)系統(tǒng)被形成為具有可以包括用于執(zhí)行指令的執(zhí)行單元的處理器。

圖1B示出了根據(jù)本公開的實(shí)施例的數(shù)據(jù)處理系統(tǒng)。

圖1C示出了根據(jù)本公開的實(shí)施例的用于執(zhí)行操作的數(shù)據(jù)處理系統(tǒng)的另一實(shí)施例。

圖2是根據(jù)本公開的實(shí)施例的處理器的微架構(gòu)的框圖，處理器可以包括用于執(zhí)行指令的邏輯電路。

圖3A示出了根據(jù)本公開的實(shí)施例的多媒體寄存器中的各種緊縮數(shù)據(jù)類型表示。

圖3B示出了根據(jù)本公開的實(shí)施例的可能的寄存器內(nèi)數(shù)據(jù)存儲(chǔ)格式。

圖3C示出了根據(jù)本公開的實(shí)施例的多媒體寄存器中的各種有符號(hào)和無符號(hào)緊縮數(shù)據(jù)類型表示。

圖3D示出了操作編碼格式的實(shí)施例。

圖3E示出了根據(jù)本公開的實(shí)施例的具有四十位或更多位的另一可能的操作編碼格式。

圖3F示出了根據(jù)本公開的實(shí)施例的又一可能的操作編碼格式。

圖4A是示出根據(jù)本公開的實(shí)施例的有序流水線以及寄存器重命名級(jí)、亂序發(fā)布/執(zhí)行流水線的框圖。

圖4B是示出根據(jù)本公開的實(shí)施例的、要被包括在處理器中的有序架構(gòu)核以及寄存器重命名邏輯、亂序發(fā)布/執(zhí)行邏輯的框圖。

圖5A是根據(jù)本公開的實(shí)施例的處理器的框圖。

圖5B是根據(jù)本公開的實(shí)施例的核的示例實(shí)現(xiàn)的框圖。

圖6是根據(jù)本公開的實(shí)施例的系統(tǒng)的框圖。

圖7是根據(jù)本公開的實(shí)施例的第二系統(tǒng)的框圖。

圖8是根據(jù)本公開的實(shí)施例的第三系統(tǒng)的框圖。

圖9是根據(jù)本公開的實(shí)施例的芯片上系統(tǒng)的框圖。

圖10示出了根據(jù)本公開的實(shí)施例的處理器，包括中央處理單元和圖形處理單元，該處理器可執(zhí)行至少一條指令。

圖11是示出根據(jù)本公開的實(shí)施例的IP核開發(fā)的框圖。

圖12示出了根據(jù)本公開的實(shí)施例的不同類型的處理器可以如何仿真第一類型的指令。

圖13示出了根據(jù)本公開的實(shí)施例的對(duì)照使用軟件指令轉(zhuǎn)換器將源指令集中的二進(jìn)制指令轉(zhuǎn)換成目標(biāo)指令集中的二進(jìn)制指令的框圖。

圖14是根據(jù)本公開的實(shí)施例的處理器的指令集架構(gòu)的框圖。

圖15是根據(jù)本公開的實(shí)施例的處理器的指令集架構(gòu)的更具體的框圖。