技術(shù)領(lǐng)域

本發(fā)明涉及一種數(shù)據(jù)采集模塊，具體涉及高速數(shù)據(jù)采集模塊。

背景技術(shù)

數(shù)據(jù)采集模塊基于遠程數(shù)據(jù)采集模塊平臺的通信模塊，遠程數(shù)據(jù)采集模塊主要應(yīng)用于移動數(shù)據(jù)傳輸領(lǐng)域，包括車輛導航監(jiān)控、智能抄表、遠程數(shù)據(jù)采集等領(lǐng)域，尤其是在帶寬要求比較高的多媒體傳輸領(lǐng)域，遠程數(shù)據(jù)采集模塊具有明顯的帶寬優(yōu)勢。

目前的數(shù)據(jù)采集模塊，單用CPCI總線在數(shù)據(jù)傳輸方面優(yōu)勢有限并且數(shù)據(jù)上傳時間較長，給之后的開發(fā)帶來很多問題。

發(fā)明內(nèi)容

為解決上述問題，本發(fā)明提供一種能夠提高信號處理能力提高模擬性能的高速數(shù)據(jù)采集模塊。

本發(fā)明的目的通過以下技術(shù)方案來達到：

高速數(shù)據(jù)采集模塊，包括FPGA，所述FPGA連接有ADC數(shù)據(jù)采集模塊和時鐘分配模塊，所述ADC數(shù)據(jù)采集模塊和時鐘分配模塊相連?，F(xiàn)PGA還連接有EPROM、CPCI總線和CPCIe?總線。

高速ADC以4路交錯方式進行模數(shù)轉(zhuǎn)換，因此每路以750MHz頻率產(chǎn)生一個8bit數(shù)據(jù)。每路數(shù)據(jù)流量為750MHz×8bit。由于FPGA?資源限制、I/O管腳頻率與管腳規(guī)模等限制，每路數(shù)據(jù)先通過一片F(xiàn)PGA四分頻，即產(chǎn)生16路187.5MHz的8bit數(shù)據(jù)。這樣提高了數(shù)據(jù)傳輸?shù)乃俣取?/p>

FPGA還外接有DDR2存儲板。采用DDR2存儲模組（RDIMM）作為存儲介質(zhì)，一個DDR2存儲模組的數(shù)據(jù)流量為400MHz×64bit、存儲容量為2GB。采用基于Xilinx?FPGA的控制器實現(xiàn)DDR2存儲模組的讀、寫、校驗。

所述CPCI總線為J1?CPCI，CPCIe總線為PXIe?XJ3或者XJ4。

所述FPGA還連接有觸發(fā)器。

所述FPGA還和背板連接器均相連。

所述FPGA為Xilinx?V5FPGA。

本發(fā)明與現(xiàn)有技術(shù)相比，所具有以下的優(yōu)點和有益效果：

本發(fā)明設(shè)置ADC數(shù)據(jù)采集模塊對數(shù)據(jù)進行采樣，再傳送到FPGA實現(xiàn)對數(shù)據(jù)的進一步識別和分選，再通過FPGA將數(shù)據(jù)傳輸?shù)紺PCI和CPCIe總線，能夠提高信號處理能力，減少了數(shù)據(jù)上傳時間、提高了信號處理能力、方便快捷。

附圖說明

圖1為本發(fā)明的結(jié)構(gòu)示意圖。

具體實施方式

下面結(jié)合實施例對本發(fā)明作進一步的詳細說明，但本發(fā)明的實施方式不限于此。

實施例1

如圖1所示，高速數(shù)據(jù)采集模塊，包括FPGA，所述FPGA連接有ADC數(shù)據(jù)采集模塊和時鐘分配模塊，所述ADC數(shù)據(jù)采集模塊和時鐘分配模塊相連?，F(xiàn)PGA還連接有EPROM、CPCI總線和CPCIe?總線。FPGA3為固定EPROM加載，

高速ADC以4路交錯方式進行模數(shù)轉(zhuǎn)換，因此每路以750MHz頻率產(chǎn)生一個8bit數(shù)據(jù)。每路數(shù)據(jù)流量為750MHz×8bit。由于FPGA?資源限制、I/O管腳頻率與管腳規(guī)模等限制，每路數(shù)據(jù)先通過一片F(xiàn)PGA四分頻，即產(chǎn)生16路187.5MHz的8bit數(shù)據(jù)。這樣提高了數(shù)據(jù)傳輸?shù)乃俣取?/p>

影響ADC動態(tài)性能指標之一就是時鐘模塊，時鐘模塊必須具有非常微小的時鐘抖動和相位噪聲。時序不確定性/時鐘抖動越嚴重，對ADC基底噪聲的影響越惡劣，因此信噪比越低。實施時可選擇具有確定性或者抖動不是很頻繁的時鐘模塊以提高信噪比。

在電氣特性上，CPCI總線以PCI電氣規(guī)范為基礎(chǔ)，解決了VME等總線技術(shù)與PCI總線不兼容的問題，使得基于PC的x86架構(gòu)、硬盤存儲等技術(shù)能在工業(yè)領(lǐng)域使用。同時由于在接口等地方做了重大改進，采用CPCI技術(shù)的服務(wù)器、工控電腦等擁有了高可靠性、高密度的優(yōu)點。CPCIE是CPCI標準基于PCIE總線的升級版本，將CPCIE和CPCI兩種總線結(jié)合，能夠賦予模塊高處理性能。

FPGA還外接有DDR2存儲板。采用DDR2存儲模組（RDIMM）作為存儲介質(zhì)，一個DDR2存儲模組的數(shù)據(jù)流量為400MHz×64bit、存儲容量為2GB。采用基于Xilinx?FPGA的控制器實現(xiàn)DDR2存儲模組的讀、寫、校驗。FPGA外部預(yù)留DDR2內(nèi)存顆粒，以便數(shù)據(jù)觸發(fā)緩存，冗余備份使用。

上述CPCI總線為J1?CPCI，CPCIe總線為PXIe?XJ3或者XJ4。

上述FPGA還連接有觸發(fā)器。

上述FPGA還和背板連接器相連，可支持32GByte存儲，可自定義連接總線。上述FPGA為Xilinx?V5FPGA，此型號的FPGA性能功能較好。