技術領域

本發明涉及ASIC（Application?Specific?Integrated?Circuit，專用集成電路）驗證技術領域，特別是涉及一種FPGA（Field?Programmable?Gate?Array，現場可編程門陣列）平臺及其調試方法。

背景技術

ASIC驗證是為了保證設計實現提供的功能特性正確，與設計規格書中定義的功能特性保持一致而進行的驗證。一種常用方式是利用FPGA實現ASIC驗證。

以LTE（Long?Term?Evolution，長期演進）ASIC驗證為例，LTE?ASIC驗證需要FPGA硬件平臺以及一臺硬件配置較高的PC（Personal?Computer，個人計算機）來完成，一種利用FPGA實現LTE?ASIC驗證的方式如圖1所示。圖1中，FPGA硬件平臺中設置有兩個FPGA即FPGA1和FPGA2；與FPGA1和FPGA2相配合，還分別設置有DDR2（Double?Data?Rate，雙倍速率同步動態隨機存儲器）、配置模塊（config?module）和功能模塊（function?modules），其中，config?module用于實現FPGA的調試配置，function?modules用于實現FPGA的各種功能接口，如USB接口、以太網接口等，以及實現其它功能擴展等；FPGA硬件平臺中還設置有JTAG（Joint?Test?Action?Group，聯合測試行動小組）接口，用于實現JTAG模式下的FPGA配置，該JTAG接口與FPGA硬件平臺外部的PC相連（圖1中為PC?server）；此外，FPGA硬件平臺中還設置有電源模塊（Power?module）和時鐘模塊（Clock?module），分別為FPGA硬件平臺供電和提供時鐘信號。FPGA硬件平臺的供電是有大功率的12V?DC輸出的適配器提供，FPGA硬件平臺的板上有機械電源開關控制通斷。PC?server通過FPGA的JTAG接口向FPGA下載bit文件（用于調試的位文件，也可稱為調試文件），FPGA加載bit文件，運行程序。在調試過程中，FPGA的config?mode的配置方式主要是JTAG?mode，FPGA硬件平臺通過USB接口以及串口和PC?server交互信息。

當FPGA的config?mode采用JTAG方式時，多個FPGA通過菊花鏈級聯的方式進行硬件連接。但隨著FPGA的容量不斷的增大以及ASCI設計的復雜程度的不斷提高，通過JTAG這種方式配置FPGA的弊端不斷的凸顯出來，主要是加載程序的時間過長。例如，JTAG的串行時鐘TCK的最高速度為12MHz，按照有效數據下載速率為4Mb計算，xilinx?Virtex5系列的XC5VLX330FF1760的bit文件大小是9MB，加載完成需要27s，到了xilinx?Virtex7系列的XC7V2000TFLG1925的bit文件大小是54MB，加載完成就需要162s，過長的調試文件加載時間大大影響了FPGA調試的效率。

發明內容

本發明提供了一種現場可編程門陣列平臺及其調試方法，以解決現有調試方式尤其是JTAG調試方式調試現場可編程門陣列時，調試文件加載時間長，影響現場可編程門陣列調試效率的問題。

為了解決上述問題，本發明公開了一種現場可編程門陣列平臺，包括至少一個現場可編程門陣列，還包括：通用串行總線控制模塊；所述通用串行總線控制模塊，用于接收所述現場可編程門陣列平臺外部的調試設備發出的調試指令，根據所述調試指令從所述調試設備下載調試文件；根據所述調試文件配置用于調試所述現場可編程門陣列的命令信號時序；通過突發脈沖將所述命令信號時序發送到所述現場可編程門陣列，以供所述現場可編程門陣列根據所述命令信號時序進行調試。

為了解決上述問題，本發明還公開了一種現場可編程門陣列平臺的調試方法，所述現場可編程門陣列平臺包括通用串行總線控制模塊和至少一個現場可編程門陣列；所述方法包括：所述通用串行總線控制模塊接收所述現場可編程門陣列平臺外部的調試設備發出的調試指令，根據所述調試指令從所述調試設備下載調試文件；所述通用串行總線控制模塊根據所述調試文件配置用于調試所述現場可編程門陣列的命令信號時序；所述通用串行總線控制模塊通過突發脈沖將所述命令信號時序發送到所述現場可編程門陣列，以供所述現場可編程門陣列根據所述命令信號時序進行調試。

與現有技術相比，本發明具有以下優點：