技術領域

本發(fā)明涉及一種半導體裝置，特別是涉及于一種記憶體裝置及此裝置的一種制造方法。

背景技術

由于持續(xù)致力于制造更小的記憶體單元及更高記憶體容量的裝置使得非易失性記憶體受到關注。通常來說，大部分的發(fā)展被集中于浮動柵極快閃記憶體裝置的發(fā)展，然而發(fā)展更小的記憶體單元的驅動力受到浮動柵極結構的阻礙。舉例來說，浮動柵極記憶體結構中的穿隧氧化薄模的尺寸進一步地被縮小，該結構變得更容易受到漏泄電流的影響，使得浮動柵極內將損失電荷。

為克服浮動柵極快閃記憶體結構在進一步地縮小記憶體單元的尺寸下所帶來的限制，快閃記憶體利用的氧化物-氮化物-氧化物（oxide?nitrideoxide,ONO）層，例如是金屬-氧化硅-氮化硅-氧化硅-硅（metal?oxidenitride?oxide?silicon,MONOS）及硅-氧化硅-氮化硅-氧化硅-硅（siliconoxide?nitride?oxide?silicon,SONOS）的結構已在開發(fā)中。電荷會累積在ONO薄膜的氮化硅薄膜層中，另一種說法如電荷捕捉層中。ONO薄膜的使用有助于減少電荷在穿隧氧化層中的損失。

圖1是繪示一種現有習知的SONOS記憶體單元的剖面圖。圖1中的SONOS結構1具有一基材10及一ONO薄膜20設置于其上。該ONO薄膜20包括被一較低氧化層30及一較高氧化層50所圍繞的一氮化硅層40。以一導電層60代表一控制柵極結構設置于該ONO薄膜20之上。一硬遮罩（hard?mask,HM）層70可設置于該導電層60之上。

在操作中，該SONOS結構1可為一通道80的部分且位于具有一源極側90及一漏極側100的該基材10中。該通道80中的電子可得到足夠的能量以克服該較低氧化層30施加的介電阻障，并且被捕捉至該氮化硅層40中。本身不導電的該氮化硅層40具有抓住一源極側電荷110的能力，使得該源極側電荷110不會遷移而穿越接近該漏極側100的膜層。因此，該SONOS結構1具有抓住二數據位元的能力的特征。

一電荷在源極側電荷110及漏極側電荷120中的存在或缺無，是以施加一讀取電壓后感應該電荷的臨界電壓所決定。若是該源極側電荷110或該漏極側電荷120任一方確實抓住了一電荷，則施加該讀取電壓后的該臨界電壓將會增加。然而，在經歷一讀取操作后，臨界電壓的延長部分可能會導致該源極側電荷110及該漏極側電荷120交互作用。所有其造成的交互作用被稱作一第二位元效應。

舉例來說，若是該源極側電荷110及該漏極側電荷120均具有低臨界電壓，則該源極側電荷110及該漏極側電荷120之間的任何交互作用可藉由簡單地選擇一較低讀取電壓以避免。然而，舉例來說，若是該漏極側電荷120具有一高臨界電壓并且該源極側電荷110具有一低臨界電壓，則當施加該讀取電壓后該漏極側電荷120的該臨界電壓會再進一步增加，并且該漏極側電荷120的較高臨界電壓可能導致錯誤讀取為該源極側電荷110困住一電荷。

而此第二位元效應一般可藉由增加該漏極電壓及/或減少該基材的摻雜濃度來克服，但兩種解決方法均有其各自的限制。該漏極電壓的增加可減少該源極側電荷110及該漏極側電荷120之間的電位差，但是當記憶體裝置的尺寸更加縮減時，更高的一較高漏極電壓將增加漏極漏泄電流的可能性。

低基材摻雜濃度可能造成非期望的穿透效應，使得通道的長度縮短導致一短通道效應。該短通道效應可能導致錯誤登錄該晶體管中的關閉狀態(tài)或開啟狀態(tài)。

因此，本領域仍需要改進ONO記憶體單元結構，以克服普遍呈現于此種結構的該第二位元效應。

圖2A是繪示根據一現有習知技術制造的一SONOS記憶體單元的剖面圖。如圖2A所示，經過現有習知技術的蝕刻工藝加工過的一殘留層130實質上圍繞該SONOS結構的側壁。該殘留層130可具有導電的性質。

圖2B是繪示根據一現有習知技術制造的一SONOS記憶體單元的剖面圖。如圖2B所示，通常在經過現有習知技術中的一離子布植工藝之后殘留一顆粒140，其沉積于圍繞該SONOS記憶體單元的一介電材料內。

圖2C是繪示根據一現有習知技術制造的多個SONOS記憶體單元的剖面圖。如圖2C所示，其顯示了漏泄電流路徑如何在具有一殘留層130或一沉積顆粒140的記憶體裝置內發(fā)展。此處揭示了制造SONOS記憶體單元的工藝的技術上的進步，是關于本領域所需要的可減緩漏泄電流路徑的發(fā)展的一SONOS結構。

發(fā)明內容