技術領域

本發明屬于半導體集成電路制造工藝，具體涉及一種多晶硅通孔的制造方法。

背景技術

在半導體集成電路領域的有些器件中，可以用多晶硅通孔穿透硅外延把器件和硅片襯底連接起來，一般襯底電阻率比硅外延低，所以這樣可以降低器件的導通電阻。如圖1A-圖1D所示，現有的多晶硅通孔一般的制造方法是：1.在硅襯底1上依次生長硅外延2和介質層3（見圖1A）；2.在硅外延2上刻蝕溝槽4，該溝槽4穿通硅外延2（見圖1B）；3.然后在溝槽4內填充高參雜的多晶硅5（見圖1C）；4.去除溝槽頂部多晶硅和介質層3（見圖1D）。但是這樣做有一個問題，即多晶硅和硅外延之間有應力，特別是經過后續器件必須的高溫熱過程后，硅外延和多晶硅產生較大的應力，從而導致硅外延內部產生晶格缺陷。在溝槽側壁生長一層氧化膜可以緩沖硅外延和多晶硅之間的應力，但該氧化膜會使導通電阻增大，降低器件的性能。

發明內容

本發明要解決的技術問題是提出一種多晶硅通孔的制造方法，以防止由于多晶硅的應力導致的硅內部的缺陷。

為解決上述技術問題，本發明提供一種多晶硅通孔的制造方法，包括如下步驟：

1）在硅襯底上依次生長硅外延和介質層；

2）在硅襯底或硅外延上刻蝕出溝槽；

3）在溝槽側壁生長一層具有壓應力的SiGe外延層；

4）用多晶硅填充溝槽；

5）依次去除硅外延上的多晶硅、SiGe外延層和介質層。

所述步驟1）中硅外延的厚度為0.1-5微米，硅外延采用化學氣相外延的方法，生長溫度為500-1300℃，壓力為0.1-760Torr。

所述步驟1）中介質層為SiO₂，SiN，SiON中的至少一種，所述介質層生長采用化學氣相沉積的方式生長，所述介質層的厚度為0.1-2微米。

所述步驟2）中溝槽的寬度為0.05-5微米，深度為0.1-5微米，且溝槽深度大于硅外延的厚度；刻蝕方法采用各向異性的干法刻蝕，以光刻膠為掩模，在預定區域刻蝕出溝槽，該溝槽穿通硅外延。

所述步驟3）中SiGe外延層采用化學氣相外延生長方法，生長溫度為400-1000℃，壓力0.1-760Torr，SiGe外延層的厚度為10-5000埃,SiGe外延層中Ge的摩爾百分比含量為0.1%-50%，SiGe外延層中的載流子濃度為1E15-1E22atoms/cm³。

所述步驟4）中多晶硅采用化學氣相沉積的方法填充，沉積溫度為500-700℃，壓力為1mtorr-760Torr；多晶硅中的載流子濃度為1E15-1E22atoms/cm³。

所述步驟5）中采用干法刻蝕工藝或化學機械研磨工藝依次去除硅外延上的多晶硅、SiGe外延層和介質層。

和現有技術相比，本發明具有以下有益效果：由于SiGe外延層在硅外延上產生壓應力，而多晶硅產生拉應力，所以SiGe外延層可以抵消或抑制多晶硅產生的拉應力，從而可以防止因應力過大在硅襯底和硅外延內產生的缺陷，以獲得硅外延層內無晶格缺陷的多晶硅通孔。同時SiGe和硅一樣是半導體，可以通過參雜和注入降低其電阻，所以不會影響器件的導通電阻。

附圖說明

圖1A-圖1D是現有的多晶硅通孔的制作方法流程示意圖；其中，圖1A是現有方法的步驟1完成后的剖面示意圖；圖1B是現有方法的步驟2完成后的剖面示意圖；圖1C是現有方法的步驟3完成后的剖面示意圖；圖1D是現有方法的步驟4完成后的剖面示意圖；

圖2A-圖2E是本發明多晶硅通孔的制作方法流程示意圖；其中，圖2A是本發明方法的步驟1完成后的剖面示意圖；圖2B是本發明方法的步驟2完成后的剖面示意圖；圖2C是現有方法的步驟3完成后的剖面示意圖；圖2D是現有方法的步驟4完成后的剖面示意圖；圖2E是現有方法的步驟5完成后的剖面示意圖。

圖中附圖標記說明如下：

1是硅襯底，2是硅外延，3是介質層，4是溝槽，5是多晶硅，6是SiGe外延層。

具體實施方式

下面結合附圖和實施例對本發明作進一步詳細的說明。

如圖2A-圖2E所示，本發明一種多晶硅通孔的制造方法，主要包括如下制造流程：