技術領域

本公開涉及半導體領域，更具體地，涉及一種半導體器件及其制造方法。

背景技術

隨著半導體器件的尺寸越來越小，短溝道效應愈加明顯。為此，提出了使用包括高K柵介質和金屬柵導體的柵堆疊。為避免柵堆疊的性能退化，包括這種柵堆疊的半導體器件通常利用替代柵工藝來制造。替代柵工藝涉及在柵側墻之間限定的孔隙中形成高K柵介質和金屬柵導體。然而，由于器件尺寸的縮小，要在如此小的孔隙中形成高K柵介質和金屬導體越來越困難。

發明內容

本公開的目的至少部分地在于提供一種半導體器件及其制造方法。

根據本公開的一個方面，提供了一種制造半導體器件的方法，包括：在襯底上形成第一掩蔽層；以第一掩蔽層為掩模，形成源區和漏區之一；在襯底上形成第二掩蔽層，并去除第一掩蔽層；在第二掩蔽層的側壁上形成掩蔽側墻；以第二掩蔽層和掩蔽側墻為掩模，形成源區和漏區中另一個；去除掩蔽側墻的至少一部分；以及形成柵介質層，并在第二掩蔽層或者在掩蔽側墻的剩余部分的側壁上以側墻的形式形成柵導體。

根據本公開的另一方面，提供了一種半導體器件，包括：襯底；以及在襯底上形成的源區和漏區以及柵堆疊，其中，所述源區和漏區分別包括嵌入襯底中的外延生長層，所述柵堆疊包括：柵介質；和柵導體，所述柵導體以側墻形式形成于位于柵堆疊一側的電介質層或者柵側墻的側壁上。

附圖說明

通過以下參照附圖對本公開實施例的描述，本公開的上述以及其他目的、特征和優點將更為清楚，在附圖中：

圖1-8是示出了根據本公開實施例的制造半導體器件流程的示意圖；以及

圖9-16是示出了根據本公開另一實施例的制造半導體器件流程的示意圖。

具體實施方式

以下，將參照附圖來描述本公開的實施例。但是應該理解，這些描述只是示例性的，而并非要限制本公開的范圍。此外，在以下說明中，省略了對公知結構和技術的描述，以避免不必要地混淆本公開的概念。

在附圖中示出了根據本公開實施例的各種結構示意圖。這些圖并非是按比例繪制的，其中為了清楚表達的目的，放大了某些細節，并且可能省略了某些細節。圖中所示出的各種區域、層的形狀以及它們之間的相對大小、位置關系僅是示例性的，實際中可能由于制造公差或技術限制而有所偏差，并且本領域技術人員根據實際所需可以另外設計具有不同形狀、大小、相對位置的區域/層。

在本公開的上下文中，當將一層/元件稱作位于另一層/元件“上”時，該層/元件可以直接位于該另一層/元件上，或者它們之間可以存在居中層/元件。另外，如果在一種朝向中一層/元件位于另一層/元件“上”，那么當調轉朝向時，該層/元件可以位于該另一層/元件“下”。

在常規工藝中，在利用“偽”柵堆疊以及該偽柵堆疊兩側的側墻在襯底中制造出源區和漏區之后，保留兩側的側墻而在側墻之間限定出孔隙，通過填充孔隙來形成真正的柵堆疊。與此不同，在本公開中，提出了一種“替代側墻”工藝。在形成源區和漏區之后，保留源區和漏區之一一側存在的材料層，并在該保留的材料層的側壁上以側墻的形式形成柵堆疊(特別是，柵導體)。從而可以在較大的空間(具體地，大致為柵區+源區和漏區中另一個的區域)上來形成柵堆疊，相比于僅在側墻之間的小孔隙中形成柵堆疊的常規工藝，可以使得工藝更加容易進行。

本公開可以各種形式呈現，以下將描述其中一些示例。

首先，參照圖1-8，描述根據本公開一實施例的制造半導體器件的流程。

如圖1所示，提供襯底100。該襯底100可以是各種形式的襯底，例如但不限于體半導體材料襯底如體Si襯底、絕緣體上半導體(SOI)襯底、SiGe襯底等。在以下的描述中，為方便說明，以體Si襯底為例進行描述。在襯底100上，可以形成有淺溝槽隔離(STI)102，用以隔離單獨器件的有源區。STI?102例如可以包括氧化物(例如，氧化硅)。這里需要指出的是，在以下描述的示例中，為方便說明，僅描述了形成單個器件的情況。但是本公開不局限于此，而是可以應用于形成兩個或更多器件的情況。