技術領域

本發明涉及半導體集成電路，更具體地，涉及FinFET及其制造方法。

背景技術

集成電路技術的一個重要發展方向是金屬氧化物半導體場效應晶體管(MOSFET)的尺寸按比例縮小，以提高集成度和降低制造成本。然而，眾所周知的是隨著MOSFET的尺寸減小會產生短溝道效應。隨著MOSFET的尺寸按比例縮小，柵極的有效長度減小，使得實際上由柵極電壓控制的耗盡層電荷的比例減少，從而閾值電壓隨溝道長度減小而下降。

在Chenming?Hu等人的美國專利US6,413,802中公開了在SOI(Semiconductor?On?Insulator，絕緣體上半導體)上形成的FinFET，包括在半導體材料的鰭片(Fin)的中間形成的溝道區，以及在鰭片兩端形成的源/漏區。柵電極在溝道區的兩個側面包圍溝道區(即雙柵結構)，從而反型層形成在溝道各側上。鰭片中的溝道區厚度很薄，使得整個溝道區都能受到柵極的控制，從而可以抑制短溝道效應。因此，FinFET是滿足MOSFET的進一步縮放要求的理想候選者。

不管在雙柵結構(柵極位于鰭片的兩個側面)還是在三柵結構(柵極位于鰭片的兩個側面和頂部)的FinFET中，FinFET的柵極主要在鰭片的兩個側面上延伸，FinFET的溝道寬度取決于鰭片高度。然而，在常規的FinFET中，利用蝕刻從塊體硅制造鰭片，難以精確地控制鰭片高度。結果，由于鰭片高度的工藝波動，FinFET的性能也受到不利影響。

發明內容

本發明的目的是提供一種可以控制鰭片高度的FinFET及其制造方法。根據本發明的一方面，提供一種FinFET，包括：蝕刻停止層，位于半導體襯底上；半導體鰭片，位于蝕刻停止層上；柵極導體層，沿著垂直于鰭片的延伸方向而延伸，并且至少覆蓋半導體鰭片的兩個側面；柵極介質層，夾在柵極導體層和半導體鰭片之間；源區和漏區，位于半導體鰭片的兩端；以及絕緣間隔層，在柵極介質層的下方與蝕刻停止層鄰接，用于將柵極導體層與蝕刻停止層和半導體鰭片電隔離。

根據本發明的另一方面，提供一種制造FinFET的方法，包括：在半導體襯底上形成蝕刻停止層；在蝕刻停止層上形成半導體鰭片；在半導體鰭片和蝕刻停止層上形成柵極介質層；蝕刻去除柵極介質層和蝕刻停止層的一部分，以暴露半導體襯底的相應部分的表面；在半導體襯底的暴露表面上以及柵極介質層一部分的下方形成絕緣間隔層，使得絕緣間隔層在柵極介質層的下方與蝕刻停止層鄰接；在柵極介質層和絕緣間隔層上形成柵極導體層，其中柵極導體層覆蓋半導體鰭片的兩個側面的至少一部分；以及在半導體鰭片的兩端執行離子注入，以形成源區和漏區。

該FinFET包括蝕刻停止層，在從半導體層形成半導體鰭片的步驟中，蝕刻停止在蝕刻停止層的頂部，半導體鰭片的高度將大致等于半導體層的厚度。由于可以控制半導體層的厚度，因此可以按照電路設計要求控制半導體鰭片的高度，從而精確地控制FinFET的溝道寬度。

此外，本發明的FinFET還包括將柵極導體層與蝕刻停止層和半導體鰭片電隔離的絕緣間隔層，從而阻斷了經由蝕刻停止層的漏電路徑。

在優選的實施例中，柵極介質層的至少一部分在半導體襯底上方橫向延伸并且與絕緣間隔層和蝕刻停止層之間的界面交疊，使得蝕刻停止層的橫向延伸大于鰭片的橫向延伸，從而蝕刻停止層在制造工藝中為鰭片提供足夠的機械支撐，提高了半導體器件的可靠性和產率。

附圖說明

圖1至9示出了根據本發明的制造FinFET的方法的第一實施方式的各個步驟中半導體結構的截面圖。

圖10示出了根據本發明的方法第一實施方式制造的FinFET的透視圖。

圖11至17示出了根據本發明的制造FinFET的方法的第二實施方式的一部分步驟中半導體結構的截面圖。

圖18示出了根據本發明的方法第二實施方式制造的FinFET的透視圖。

具體實施方式

以下將參照附圖更詳細地描述本發明。在各個附圖中，相同的元件采用類似的附圖標記來表示。為了清楚起見，附圖中的各個部分沒有按比例繪制。

為了簡明起見，可以在一幅圖中描述經過數個步驟后獲得的半導體結構。

應當理解，在描述器件的結構時，當將一層、一個區域稱為位于另一層、另一個區域“上面”或“上方”時，可以指直接位于另一層、另一個區域上面，或者在其與另一層、另一個區域之間還包含其它的層或區域。并且，如果將器件翻轉，該一層、一個區域將位于另一層、另一個區域“下面”或“下方”。