技術領域

本發明涉及一種半導體器件及其制造方法，特別是涉及一種后柵工藝的存儲器結構及其制造方法。

背景技術

一種典型的存儲器結構是電可擦除可編程只讀存儲器(EEPROM)，其單元結構包括襯底上多個控制柵(CG)以及控制柵之間的浮柵(FG)。然而從亞40nm?NAND?flash開始，隨著器件特征尺寸的不斷縮小，相鄰存儲單元、特別是相鄰的CG/FG之間的耦合效應日趨嚴重，因此需要不斷提高器件的編程/擦除(P/E)電壓以提高效率。然而隨著電壓提高，器件的可靠性降低且讀出信號分布惡化，而這又要求更高的P/E電壓以保證邏輯正確，因此可靠性進一步降低，最終造成惡性循環。

已經提出了許多改進方法以降低P/E電壓、從而提高編程效率。其中一種方法是采用超薄的凹形金屬浮柵結構：刻蝕襯底上較厚的場氧化層形成沿第一方向(平行于溝道方向)的形成凹槽，凹槽底部構成隧穿氧化層，厚度例如僅7nm；在凹槽中依次沉積填充并沿第二方向(垂直于溝道方向)刻蝕得到沿第二方向延伸的條狀多晶硅的FG(FG的底面為隧穿氧化層)、FG側面以及頂面上的層間電介質(IPD)、環繞FG的金屬或多晶硅的CG。其中FG厚度為7～75nm，且與襯底之間僅有超薄的隧穿氧化層。基于FN隧道效應，這種超薄的浮柵結構有利于沖擊電子從襯底穿越浮柵結構的各個勢壘直至CG，從而有效降低了P/E電壓。

針對上述結構，可以采用隧穿介質/存儲薄膜的能帶工程，也即通過調整IPD和CG的材質，改變隧穿能帶結構，在一定的編程時間下減小P/E電壓或者在一定的P/E電壓下縮減編程時間。例如高k材料作為IPD和/或隧穿介質，可以減小P/E電壓，而采用金屬材料作為CG可以有效降低勢壘高度進一步減小P/E電壓。因此，優選地，可以采用高kIPD/金屬FG的結構。

然而，上述這種高k/金屬FG結構的形成通常屬于先柵工藝(gate-first)，也即在形成FG/IPD/CG結構之后再注入襯底并退火驅動形成源漏區，并且有時為了提高溝道區應力會采用嵌入式應力源漏區結構，這進一步需要刻蝕襯底形成凹槽然后再外延生長。這些后續工藝將影響柵極結構的穩定性、可靠性，使得工藝失效幾率成倍增加，最終形成成品率。例如，在源漏區注入或者刻蝕過程中，高能離子可能穿過掩膜層并擊穿超薄的柵極結構，造成器件失效。

此外，上述凹形金屬浮柵結構需要沿不同方向多次刻蝕，光刻/刻蝕圖形對準精度要求高，制作工藝復雜、成本較高，難以得到精細的可靠半導體存儲器。

發明內容

由上所述，本發明的目的在于提供一種能有效降低P/E電壓并且保證器件可靠性的半導體存儲器結構及其制造方法。

為此，本發明提供了一種半導體器件，包括襯底、襯底上的多個柵極堆疊結構、每個柵極堆疊結構兩側襯底中的多個源漏區、襯底上的層間介質層，其特征在于：源漏區沿第一方向分布，柵極堆疊結構沿垂直于第一方向的第二方向延伸，并且柵極堆疊結構進一步包括，隧穿介質層、存儲介質層、柵極層間電介質層以及控制柵。

本發明還提供了一種半導體器件制造方法，包括：在襯底上形成多個偽柵極堆疊結構；在每個偽柵極堆疊結構兩側的襯底中形成源漏區；在襯底上形成層間介質層；去除偽柵極堆疊結構，形成多個柵極溝槽，露出襯底；在柵極溝槽中依次形成隧穿介質層、存儲介質層、柵極層間電介質層以及控制柵，構成多個柵極堆疊結構，其中，源漏區沿第一方向分布，柵極堆疊結構沿垂直于第一方向的第二方向延伸。

其中，形成控制柵之后進一步包括，平坦化柵極堆疊結構，直至露出層間介質層；以及在層間介質層和柵極堆疊結構上，再次形成另一層間介質層。

其中，隧穿介質層和/或柵極層間電介質層包括氧化硅、氮化硅、氮氧化硅、高k材料及其組合。其中，高k材料包括選自HfO₂、HfSiO_x、HfSiON、HfAlO_x、HfTaO_x、HfLaO_x、HfAlSiO_x、HfLaSiO_x的鉿基材料，或是包括選自ZrO₂、La₂O₃、LaAlO₃、TiO₂、Y₂O₃的稀土基高K介質材料，或是包括Al₂O₃，以其上述材料的復合層。