技術領域

本發明有關于一種接收電路，特別是有關于一種能兼容于具有不同規格需求的多個核心電路的接收電路。

背景技術

圖1是現有技術中具有多輸出信號的接收電路的示意圖。請參閱圖1，接收電路1接收輸入信號SIN以及參考信號SREF，且接收電路1包含分別產生輸出信號OUT10與OUT11的路徑單元10與路徑單元11。接收電路1是核心電路所耦接的輸出/輸入(I/O)電路的一部分。耦接接收電路1的此核心電路接收輸出信號OUT10及/或OUT11。路徑單元10用來產生符合殘余連續終結邏輯電路(stub?series?terminated?logic，SSTL)標準的輸出信號OUT10給核心電路，例如雙倍數據速率(double?data?rate，DDR)I、DDRII、或DDRIII存儲器。路徑單元10根據SSTL標準來接收輸入信號SIN與參考信號SREF，且包含差分接收器100與電平移位器101。路徑單元11則用來產生符合低壓晶體管對晶體管邏輯(loW?voltage?transistor-transistor?logic，LVTTL)標準的輸出信號OUT?11給核心電路，例如移動DDR或單倍數據速率(single?data?rate，SDR)存儲器。路徑單元11根據LVTTL標準而只接收輸入信號SIN，且包含單端接收器110以及電平移位器111。差分接收器100與單端接收器110都操作在I/O電源域(powerdomain)內，且都接收I/O電源域的I/O電源電壓(power?voltage)VDDH以及I/O接地電壓(ground?voltage)VSSH。I/O電源電壓VDDH的值可根據耦接接收電路1的核心電路的規格來決定。例如，當核心電路是SDR存儲器時，I/O電源壓VDDH可設為3.3V；當核心電路是DDRI存儲器時，I/O電源電壓VDDH可設為2.5V；當核心電路是DDRII或移動DDR存儲器時，I/O電源電壓VDDH可設為1.8V；而當核心電路是DDRIII存儲器時，I/O電源電壓VDDH可設為1.5V。電平移位器101與111接收I/O電源域的I/O電源電壓VDDH以及I/O接地電壓VSSH，且更接收核心電源域的核心電源電壓VDDL以及核心接地電壓VSSL。電平移位器101與111改變接收器100與110的各自輸出信號的電平，使得接收器100與110分別產生的輸出信號OUT10與OUT11處于核心電源域。核心電路則根據其規格需求來接收輸出信號OUT10及/或OUT11。

請參閱圖1以及圖2A～2I，差分接收器100包含正接收端(+)(由圖2A～2I的標號DP來表示)及負接收端(-)(由圖2A～2I的標號DN來表示)以分別接收輸入信號SIN及參考信號SREF，且更包含輸出端(由圖2A～2I的標號OUT來表示)。圖2A～2I是差分接收器100的各種電路架構的示意圖。差分接收器100操作在I/O電源域中。圖2A～2I的電路架構是由厚柵極I/O裝置(例如具有厚柵極電介質層的裝置)所形成，以能承受I/O電源域的I/O電源電壓VDDH、I/O接地電壓VSSH以及接收的信號SIN與SREF。因此，差分接收器100占用了較大的面積。

具有低功率以及高速數據傳輸速率的存儲器的使用越來越普遍，例如低功率DDRII(low?power?DDRII，LPDDRII)存儲器。LPDDRII存儲器采用符合SSTL標準的信號，因此路經單元10可以給LPDDRII存儲器使用。根據LPDDRII存儲器的規格，I/O電源電壓VDDH必須低至1.2V。因此，當要求接收電路1能兼容于LPDDRII存儲器以及相異規格的其他存儲器(例如移動DDR、DDR、以及DDRIII存儲器)時，要符合LPDDRII存儲器的高速數據傳輸速率要求變得更加困難。尤其是在路徑單元10內由厚柵極I/O裝置所形成的差分接收器100中，至少有三個厚柵極I/O設備堆疊，導致電壓余量(voltage?headroom)不足。

因此，期望提供一種接收電路，其能兼容于具有相異規格需求的多個核心電路，尤其是，這些核心電路包含低電壓核心電路。

發明內容

有鑒于此，特提供以下技術方案：