技術(shù)領(lǐng)域

本發(fā)明涉及具有不能改寫的第一存儲器和能夠改寫的非易失性的第二存儲器的微處理器。

背景技術(shù)

在微處理器的中斷中，有硬件中斷和軟件中斷，并且根據(jù)中斷向量能夠知道產(chǎn)生了怎樣的中斷。由微處理器的系統(tǒng)決定根據(jù)中斷的產(chǎn)生原因而執(zhí)行的處理。

將存儲了在產(chǎn)生了中斷的情況下處理的程序的開頭地址的對應(yīng)表稱為中斷向量表，根據(jù)中斷向量表的內(nèi)容，執(zhí)行與中斷對應(yīng)的處理程序。

在現(xiàn)有的微處理器中，如圖7(A)所示那樣，作為程序存儲器，安裝有不能改寫的屏蔽式堆讀內(nèi)存(mask?ROM)或可改寫的非易失性存儲器的快閃只讀存儲器(flash?ROM)的任意一個。另外，如圖7(B)所示那樣，作為程序存儲器，也可以考慮具備屏蔽式堆讀內(nèi)存和快閃只讀存儲器的設(shè)備。在圖7(A)、(B)的任意一個的情況下，通常都能夠向存儲器的開頭的區(qū)域分配中斷向量表。

但是，提出了以下這樣的技術(shù)，即具備：用于改寫快閃存儲器的固件、存儲了對與時鐘同步式通信方式對應(yīng)的時鐘同步串行接口(CSI：Clocked?SerialInterface)的動作的控制程序進行設(shè)定的中斷向量的ROM、存儲了后述的通信單元的動作的控制程序或至少對該控制程序進行設(shè)定的中斷向量的ROM，在通常動作模式時，對從內(nèi)置的多個外圍電路發(fā)送來的中斷請求信號的優(yōu)先順序進行控制并通知CPU，并且在改寫模式時，變更對與該改寫模式設(shè)定聯(lián)動的改寫模式信號的供給進行應(yīng)答而輸入的來自CSI的中斷請求信號的優(yōu)先順序并通知CPU(例如參考專利文獻(xiàn)1)。

專利文獻(xiàn)1：特開2001-43206號公報

在程序存儲器是屏蔽式堆讀內(nèi)存的情況下，由于在產(chǎn)品出廠后不能變更程序，所以在屏蔽式堆讀內(nèi)存發(fā)現(xiàn)了故障的情況下，有產(chǎn)品的回收、屏蔽式堆讀內(nèi)存的重新生產(chǎn)等花費大量時間和費用這樣的問題。

在程序存儲器是快閃ROM的情況下，由于非正常的程序的誤動作、改寫過程中的電源切斷等異常的發(fā)生，有刪除了所記錄的內(nèi)容的情況。這時，在刪除了快閃ROM的改寫程序(更新程序)的情況下，有以后完全無法更新快閃ROM的問題。

在程序存儲器具備屏蔽式堆讀內(nèi)存和快閃ROM的情況下，通常將中斷向量表信息記錄在屏蔽式堆讀內(nèi)存的區(qū)域中，因此，有以下的問題，即對作成存儲在快閃ROM中的程序有很大限制，并且無法對在屏蔽式堆讀內(nèi)存的程序中發(fā)現(xiàn)了故障的情況進行對應(yīng)。

發(fā)明內(nèi)容

本發(fā)明就是鑒于以上的點而提出的，其目的在于：提供一種能夠變更存儲在不能改寫存儲器中的中斷處理程序的微處理器。

本發(fā)明的一個形式的微處理器是是微處理器(10)，具備不能改寫的第一存儲器(13)和可改寫的非易失性的第二存儲器(14)，并與外部設(shè)備(30)連接，

在上述第一存儲器(13)中設(shè)置：對每個向量存儲了通過多種中斷進行處理的多個程序的地址的第一中斷向量表；在上述第一中斷向量表的各向量所示的地址中存儲處理程序的區(qū)域，

在上述第二存儲器(14)中設(shè)置內(nèi)容與上述第一中斷向量表相同的第二中斷向量表，

具備：

地址變換單元(22)，將對上述第一中斷向量表進行存取的地址變換為對上述第二中斷向量表進行存取的地址；

寫入單元(43)，根據(jù)從上述外部設(shè)備(30)供給的指令，將上述第二中斷向量表的任意向量的地址和存儲在上述任意向量所示的地址中的處理程序?qū)懭氲缴鲜龅诙鎯ζ?14)中。

理想的是：上述第一存儲器(13)存儲執(zhí)行從上述外部設(shè)備提供的指令的處理程序，

在從上述外部設(shè)備30對上述第二存儲器(14)進行寫入時，停止上述地址變換單元的地址變換。

理想的是：上述第一存儲器(13)存儲被存儲在上述第一存儲器(13)中的數(shù)據(jù)的驗證用數(shù)據(jù)。

理想的是；上述第二存儲器(14)存儲被存儲在上述第二存儲器(14)中的數(shù)據(jù)的驗證用數(shù)據(jù)。

另外，上述括號內(nèi)的參考符號是為了任意理解而附加的，只是一個例子，對圖示的形式并沒有限制。

根據(jù)本發(fā)明，能夠變更存儲在不能改寫的存儲器中的中斷處理程序。

附圖說明

圖1是本發(fā)明的微處理器的一個實施例的結(jié)構(gòu)圖。

圖2是表示微處理器中的存儲器的地址分配的一個實施例的圖。

圖3是中斷向量切換電路的一個實施例的結(jié)構(gòu)圖。

圖4是表示本實施例的屏蔽式堆讀內(nèi)存和快閃ROM的地址分配的圖。

圖5是表示現(xiàn)有的一般的屏蔽式堆讀內(nèi)存和快閃ROM的地址分配的圖。