技術領域

本發明涉及一種減小半導體集成電路填銅空洞缺陷的方法，尤其涉及一種刻蝕第一金屬層（Metal?1）的方法，從而實現降低銅空洞缺陷。

背景技術

集成電路指的是以半導體材料為基片，將至少有一個是有源元件的兩個以上元件和部分或者全部互連線路集成在一個基片上，以執行某種功能的電子產品。隨著半導體制造技術的飛速發展，集成電路的集成度越來越高，IC特征尺寸不斷縮小，這也對集成電路的制備提出了更高的要求。

自從65nm技術開始，PMOS管等器件第一金屬層（Metal?1）尺寸變小，再加上與接觸孔相連后，同時還需要填入銅作為連通導線，此時便出現了許多大尺寸條件下未曾遇到的問題，如Metal?1刻蝕之后，經常會看到填銅的空洞缺陷出現。

目前已有專利技術公開了一些通過改善銅濺鍍或銅電鍍（ECP）工藝來降低填銅空洞缺陷的方法，如中國專利CN101871110A公開了一種電鍍銅的方法，對銅ECP工藝進行了改善，能夠減少填銅內部產生的空洞。但是在世界實施過程中，這些方法指標不治本，并不能從根本上解決填銅空洞的問題。

發明內容

針對高集成度工藝下常常出現的填銅空調問題，申請人經過長期的研究發現，由于現有技術對第一金屬層進行刻蝕之后，如本發明圖3所示，鎢插塞（鎢塞）10與層間介質1之間存在臺階，從而造成阻擋層濺鍍步驟中覆蓋性不佳，是造成填銅空洞的根本原因，針對這種情況，本發明提供了一種第一金屬層刻蝕方法，減小鎢插塞與層間介質之間的臺階，以實現降低填銅空洞缺陷的產生。

本發明所述第一金屬層刻蝕方法如下：

鎢插塞處于層間介質中，且所述鎢插塞上表面與所述層間介質（或稱為“層間電介質”）上表面處于同一平面內；在所述層間介質和所述鎢插塞上表面覆蓋碳化硅層，在所述碳化硅層上表面由下往上依次覆蓋有低介電層（或稱為“低介電材料層”）、TEOS沉積層、TiN層和SiON層；

然后進行刻蝕，刻蝕步驟包括：

步驟1，在所述SiON層上方依次覆蓋底部抗反射層和光刻膠，并在鎢插塞上方的光刻膠處形成開口，暴露出底部抗反射層；

步驟2，通過步驟1中所述開口進行刻蝕至所述TEOS沉積層，但不刻蝕至所述低介電層；?

步驟3，去除剩余光刻膠和底部抗反射層，通過步驟2中形成的刻蝕開口進行進一步刻蝕，刻蝕至所述層間介質，使刻蝕區域的層間介質上表面低于周圍碳化硅層和鎢插塞；即在刻蝕區域的層間介質內形成凹槽；

步驟4，對高于刻蝕后層間介質上表面的鎢插塞進行平坦化，以降低所述鎢插塞相對于刻蝕區域層間介質上表面的相對高度；

步驟5，去除剩余的SiON層，并將剩余TiN層厚度減小。

其中，步驟4中對鎢插塞進行平坦化時，可以使鎢插塞高于刻蝕區域層間介質、也可以是與刻蝕區域層間介質上表面持平，或者是低于刻蝕區域層間介質。無論是上述三種情況中的任一種，優選地，平坦化后的鎢插塞表面與所述刻蝕區域層間介質上表面平滑過渡。

本發明上述的刻蝕方法中，所述低介電層初始厚度為1600埃（?）。

本發明上述的刻蝕方法中，所述TEOS沉積層初始厚度為500埃。

本發明上述的刻蝕方法中，所述TiN層初始厚度為300埃。在此情況下，優選地，步驟5中，將剩余TiN層厚度減小為200埃。

本發明上述的刻蝕方法中，所述SiON層初始厚度為250埃。

本發明上述的刻蝕方法中，所述碳化硅層初始厚度為300埃。

本發明上述的刻蝕方法中，步驟3中，所述層間介質刻蝕厚度為300埃，即刻蝕區域的層間介質內形成的凹槽深度為300埃。

本發明第一金屬層刻蝕方法，通過對鎢插塞進行平坦化的步驟，降低了鎢塞與層間介質之間的臺階（相對高度），與現有技術相比，本發明刻蝕后的鎢塞頂角的射入角大幅度增加，增加了阻擋層濺鍍步驟的覆蓋性，進而降低了填銅空洞缺陷的產生。

附圖說明

圖1~圖4為本發明第一金屬層刻蝕方法流程示意圖，其中：

圖1為刻蝕前初始結構示意圖；

圖2為第一步刻蝕后結構示意圖；

圖3為第二步刻蝕后結構示意圖；

圖4為鎢塞平坦化后的結構示意圖。

圖5為現有技術刻蝕后的射入角（α）示意圖；

圖6為本發明刻蝕后的射入角（α）示意圖。

具體實施方式