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技術領域

本發明涉及集成電路設計領域，具體涉及一種提高SOC芯片讀寫速度的結構設計實現方法。

背景技術

現代工藝所提供的巨大集成潛能，使得微處理器的設計發展成為一種主流技術。存儲器是微處理器的重要組成部分，能夠存儲計算機要執行的程序、處理的數據以及計算的結果，使計算機能夠脫離人的干預自動地進行工作。CMOS存儲器的集成度與速度通常標志著一個國家的集成電路設計與實現的技術水平。隨著科技的不斷發展，對與芯片的容量和速度的要求也在不斷的提高，提高存儲器的容量和速度起著關鍵的作用。

發明內容

本發明的目的是提供一種提高SOC芯片讀寫速度的方法。

本發明的目的是按以下方式實現的，本發明的結構設計主要考慮靜態存儲器中靈敏放大器的設計對芯片讀寫速度的影響，而采取靈敏放大器結構的特殊設計。本發明的結構設計方法是在片上存儲器的靈敏放大器結構進行優化來提高芯片數據讀取和寫入速度，這是根據高集成密度的存儲部件對整個芯片讀取速度的巨大影響的考慮和存儲部件的結構特點提出來的。因為傳統的靜態存儲器都采用標準的六管體結構，存儲單元設計的固定使得存儲陣列的讀取速度成為固定，而存儲器外部電路中靈敏放大器的數讀取速度對存儲器有重大影響。

本發明的方法是在輸入端口增加隔離電路對輸出端口短路電流進行泄放，使得輸出端口的短路電流變小了，從而提高靈敏放大器的靈敏度，使電路快速的進入工作狀態。同時，對輸入電路添加增益電路，提高增益值，對輸入信號進行放大，進一步提高電路的靈敏程度，縮短數據讀寫延遲時間。

本發明的方法是在靈敏放大器電路的輸入端口和輸出端口之間增加隔離電路和增益電路，對輸出端口短路電流進行泄放，減小全擺幅電容的影響，從而提高了電路靈敏度，縮短了數據讀寫延遲時間，使靈敏放大器電路快速的進入工作狀態從而提高SOC芯片讀寫的速度，其中：

1）靈敏放大器電路包括PMOS管P1管、P2管和NMOS管N1管、N2管、N3管、N4管、N5管、N6管；其中：P1管、P2的源極和N5管的柵極并接電源VCC，P1管、P2管的柵極分別接N3管、N4管的柵極，P1管、P2管的漏極分別接N1管、N2管的源極，N1管、N2管的漏極分別接N3管、N4管的源極，N3管、N4管的漏極分別接N5管、N6管的源極，N5、N6管的漏極接地，N6管的柵極接隔離電路，P1管、N3管的柵極并接隔離電路和增益電路，P2管、N4管的柵極并接隔離電路，N1管的柵極接BL,N2管的柵極接NBL；

2）隔離電路，隔離電路包括反相器IC和PMOS管P3?，NMOS管N7管；其中：P3管的柵極接靈敏放大器電路中N6管的柵極；N7管的柵極串接反相器IC的1、2腳并接使能信號SA和增益電路中P5管的柵極；P3管、P7管的漏極并接靈敏放大器電路中P2管、N4管的柵極，P3管、P7管的源極并接靈敏放大器電路中P1管、N3管的柵極；

3）增益電路包括PMOS管P4管、P5管，NMOS管N8管；其中：P5管的柵極接使能信號SA，漏極并接P4管、N8管的柵極和靈敏放大器電路中P1管、N3管的柵極，P4管的漏極和N8管的源極并接讀寫數據輸出DATA，P4管的源極接電源，N8管的漏極接地；

電路中，SA是使能信號，BL和NBL為存儲單元的位線，P1-P5管為PMOS管，N1-N8管，為NMOS管；

具體步驟如下：

靈敏放大器的核心電路由P1管、P2管、N1管、N2管、N3管、N4管、N5管、N6管構成，電路的輸入端口和輸出端口增加了隔離電路，以減小全擺幅電容的影響。

整個電路的放大過程分兩個步驟進行，使能信號SA首先為低電平，輸出端口在使能信號SA的低電平作用下，處于短路狀態，此時輸出端口呈現較弱的擺幅，使得靈敏放大器的結點M1、M2處于最高增益偏置范圍。然后使能信號SA變成高電平有效，此時對輸出端口短路電流進行泄放，這樣輸出端口的短路電流變小了，使得靈敏放大器具有很快的敏感速度，電路處于工作狀態，把BL和NBL信號分別加到其輸入端，使得由P1管、N1管、N3管和P2管、N2管、N4管組成的反相器對處于亞穩態，即其中的NMOS和PMOS管同時導通，此時的反相器具有很高的增益，就可以對輸入信號進行放大。假設BL和NBL分別為“高”和“低”，經放大后M1結點變為低電平，加到P2管，使得結點M2變為高電平，而M2結點又接到N3管使得其導通，從而使M1點的電位再拉低，形成了一個正反饋結構，如此往復循環，使得M1點的電位越來越低，M2點的電位越來越高，最終形成邏輯“1”和“0”。