技術領域

本申請涉及FPGA原型驗證領域，尤其涉及一種FPGA原型驗證時鐘裝置。?

背景技術

在FPGA原型驗證領域，設計FPGA原型驗證板時，時鐘策略的設計極為重要。?

現有技術中，在FPGA原型驗證領域，各種驗證板時鐘策略各不相同，甚至有時鐘管腳被浪費；在時鐘策略上，時鐘上采用單個晶振公有，或者單個可編程Pll(Phase?Locked?Loop，鎖相環)公用的方法，實現多篇FPGA時鐘同步；在數據傳輸上，采用多片FPGA走線互聯的方法實現FPGA之間的通信。數據傳輸和時鐘策略的不合理性導致系統效率低下，穩定性差；在時鐘資源不夠用的情況下，導致FPGA芯片有效驗證邏輯時序收緊，不能滿足客戶高速驗證的需求，在多片FPGA驗證板上，多FPGA通信不能同步，有效，誤碼率高，導致驗證環節系統資源的浪費。?

發明內容

本申請所要解決的技術問題是提供一種FPGA原型驗證時鐘裝置，提供優良的數據傳輸和豐富的時鐘策略。?

為了解決上述問題，本申請公開了一種FPGA原型驗證時鐘裝置，包括主控芯片，第一FPGA芯片，第二FPGA芯片，以及?

同時連接第一FPGA芯片和第二FPGA芯片的外部時鐘輸入輸出電路；?

一端連接主控芯片、另一端分別連接第一FPGA芯片和第二FPGA芯片的內部可編程時鐘電路；?

直連第一FPGA芯片、或者第二FPGA芯片、或者同時連接第一FPGA芯片和第二FPGA芯片的外直插晶振電路；?

從第一FPGA芯片指向第二FPGA芯片的源同步時鐘電路；和/或，從第二FPGA芯片指向第一FPGA芯片的源同步時鐘電路；?

用于將第一FPGA芯片或第二FPGA芯片的反饋時鐘引入主控芯片，以及將調整后時鐘引入第一FPGA芯片和第二FPGA芯片的反饋時鐘電路。?

進一步的，所述的外部時鐘輸入輸出電路包括外部時鐘輸入接口和外部時鐘輸出接口；外部時鐘輸入接口連接第一FPGA芯片和第二FPGA芯片，用于將外部時鐘資源輸入到第一FPGA芯片和第二FPGA芯片；外部時鐘輸出接口連接第一FPGA芯片和第二FPGA芯片，用于將第一FPGA芯片和第二FPGA芯片的時鐘資源輸出。?

進一步的，所述的外部時鐘輸入接口包括LVDS輸入接口，所述的外部時鐘輸出接口包括LVDS輸出接口。?

進一步的，所述的內部可編程時鐘電路包括可編程時鐘，所述可編程時鐘連接主控芯片、第一FPGA芯片和第二FPGA芯片，用于當主控芯片接收計算機傳入參數后，由主控芯片控制可編程時鐘得到需要的內部時鐘資源發送到第一FPGA芯片和第二FPGA芯片。?

進一步的，所述的可編程時鐘還連接所述的外部時鐘輸出接口，用于將通過可編程時鐘得到的時鐘資源輸出。?

進一步的，所述的外直插晶振電路包括六個晶振插座，其中兩個連接第一FPGA芯片，另外兩個連接第二FPGA芯片，剩余兩個連接第一FPGA芯片和第二FPGA芯片，用于按需求提供晶振時鐘資源。?

進一步的，所述的反饋時鐘電路具體為：第一FPGA芯片和第二FPAG芯片通過時鐘電路連接主控芯片，主控芯片通過另一時鐘電路連接第一FPGA芯片和第二FPGA芯片，用于通過主控芯片的時鐘控制單元對以第一FPGA芯片或者第二FPGA芯片作為主FPGA芯片輸出的時鐘進行相位調整后供入第一FPGA芯片和第二FPGA芯片。?

進一步的，第一FPGA芯片和第二FPGA芯片的反饋時鐘由外部PC機的配置信息控制打開和關閉。?

進一步的，所述的源同步時鐘電路具體為第一FPGA芯片通過時鐘線路?連接第二FPGA芯片，用于實現源同步的數據傳輸。?

進一步的，所述的主控芯片還包括內部時鐘模塊，用于在主控芯片內部產生時鐘資源輸送到第一FPGA芯片和第二FPGA芯片。?

進一步的，還包括堆疊插座，用于在堆疊的多個FPGA原型驗證時鐘裝置之間傳輸時鐘資源。?

與現有技術相比，本申請具有以下優點：?

本申請通過多個時鐘電路將多種時鐘策略進行了有效集合，實現了集中的時鐘管理，為系統提供了多種時鐘策略并優化了系統時鐘策略，最大化了系統時鐘資源利用率，使FPGA驗證更加方便，高效，快捷。?

附圖說明

圖1是本申請優選的一種FPGA原型驗證時鐘裝置的電路原理結構圖；?

圖2是本申請的一種FPGA原型驗證時鐘裝置源同步時鐘電路工作示意圖；?