技術領域

本發明涉及一種處理器及高速緩沖存儲器(cache)的控制方法，且特別涉及一種可動態控制高速緩沖存儲器大小的處理器及高速緩沖存儲器的控制方法。

背景技術

微控制器(microcontroller，MCU)可被視為在單一集成電路上的計算機，其中單一集成電路為由處理器、計時器以及輸入輸出接口(I/O?interface)等元件所組成。一般而言，當執行來自外部程序存儲器(例如快閃存儲器)的程序指令時，需要微控制器存取程序指令和數據，如果程序存儲器未嵌入集成電路中，通過串行外圍接口(Serial?Peripheral?Interface，SPI)以降低集成電路的引腳數目。將來自程序存儲器的數據存取至微控制器的時間通常大于微處理器執行程序指令的時間或處理被存取數據的時間，因此當程序存儲器被存取時微控制器可處于閑置的狀態。

程序存儲器內數據的一些部分，例如常用的程序變量，常于執行程序時被存取，且此些數據在程序存儲器中具有良好的時間區域性。考慮到效能，多個高速緩沖存儲器通常被實施于微控制器中以存儲數據中慣常被使用的部分，而其他部分的數據可依然被存儲于程序存儲器。階層式存儲器(memory?hierarchy)為具有多個不同層次的存儲器，例如高速緩沖存儲器和程序存儲器。存儲器層次越高，存取時間越短。自高速緩沖存儲器存取數據的時間短于自程序存儲器存取數據的時間。然而，當微控制器執行某一程序時，并非所有高速緩沖存儲器都會被存取。在微控制器中的高速緩沖存儲器會導致大量的功率消耗，且此問題在微控制器應用于功率敏感的產品時更為嚴重。

發明內容

因此，本發明的實施例提供一種處理器及高速緩沖存儲器的控制方法可動態控制被啟動的高速緩沖存儲器的數量和大小，其中被啟動的高速緩沖存儲器為微控制器所需存取以減少功率消耗的高速緩沖存儲器。

本發明提出一種包括多個高速緩沖存儲器與一控制單元的處理器。多個高速緩沖存儲器分別受控于多個高速緩沖存儲器致能信號?？刂茊卧鶕幚砥鞯碾娫茨Ｊ疆a生上述高速緩沖存儲器致能信號，以選擇并存取上述高速緩沖存儲器的對應上述電源模式的子集，其中高速緩沖存儲器的子集數量決定于電源模式。

在本發明的一實施例中，處理器還包括多個寄存器。各寄存器分別記錄對應的高速緩沖存儲器中區塊的存取狀態信息?？刂茊卧a生一控制信號至寄存器的子集，其對應被選擇的高速緩沖存儲器的子集，以重設被選擇的高速緩沖存儲器的子集的存取狀態信息。

本發明提出一種高速緩沖存儲器的控制方法。首先，提供多個高速緩沖存儲器。此些高速緩沖存儲器分別受控于多個高速緩沖存儲器致能信號而被啟動。接著，通過一控制單元根據一電源模式產生上述高速緩沖存儲器致能信號，以選擇并存取高速緩沖存儲器的對應電源模式的子集，其中高速緩沖存儲器的子集數量決定于上述電源模式。

在本發明的一實施例中，高速緩沖存儲器的控制方法還包括于對應的高速緩沖存儲器中分別記錄區塊的存取狀態信息。重設被選擇的高速緩沖存儲器的子集中區塊的存取狀態信息。

做為替代傳統靜態的高速緩沖存儲器大小，上述的處理器和高速緩沖存儲器的控制方法使微控制器處于不同模式時能動態地控制被啟動的高速緩沖存儲器的數量和大小。因此，微控制器的功率消耗可有效地被減少。

為讓本發明的上述特征和優點能更明顯易懂，下文特舉實施例，并配合附圖作詳細說明如下。

附圖說明

圖1為說明依照本發明一實施例的處理器的示意圖。

圖2為說明依照本發明一實施例的在微控制器的不同電源模式下高速緩沖存儲器被啟動的數量。

圖3為依照本發明一示范性實施例的高速緩沖存儲器控制方法的流程圖。

【主要元件符號說明】

100：處理器

110、110_1～110_n：高速緩沖存儲器

120：控制單元

140_1～140_n：寄存器

B1～Bm、B1～Bj：區塊

S301～S305：控制高速緩沖存儲器的步驟

具體實施方式